本发明专利技术提供一种外延生长源/漏区的晶体管，包括：衬底；位于所述衬底之上的栅极结构；形成于衬底中，位于所述栅极结构两侧的源区和漏区，形成于衬底中，位于所述栅极结构两侧的源区和漏区，所述源区和漏区包括掺杂的第一同质外延层、位于所述第一同质外延层之上的掺杂的异质外延层以及位于所述异质外延层之上的掺杂的第二同质外延层。本发明专利技术还提供了制造上述晶体管的方法。本发明专利技术的外延生长源/漏区的晶体管可有效减少堆垛层错和凹坑缺陷。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路制造领域，特别涉及一种外延生长源/漏区的MOS晶体管。
技术介绍
当半导体集成电路进入深次微米的工艺时，元件的尺寸逐渐缩小，使整个集成电 路的运作速度将因此而能有效地提升。但是当元件的尺寸再进一步缩小时，以金属氧化物 半导体晶体管来说，栅极和源极/漏极的阻值与寄生电容(parasitic capacitance)会随 着增加，使元件缩小化所带来的整体电路效能的提升受到阻碍。若元件尺寸再继续缩小，整 个元件的面积将会被源极/漏极的欧姆接触占掉大部份，也因此设下了集成电路集成度的 上限。目前业界将硅锗外延层的选择性外延成长工艺应用在半导体工艺上，以克服上述 的问题。为了增加电子迁移率和成本效益，硅锗被用作源区和漏区的材料。这是因为锗原子 的半径比硅原子的半径大，所以当锗原子取代部份硅原子，进入硅的晶格(lattice)中时， 整个晶格会因此而扭曲。在电荷携带者的密度相同时，晶格扭曲的硅或硅锗合金和单晶硅 比起来，其电子和空穴的移动性都大幅增加，分别增加5和10倍左右，如此一来便能够降低 元件阻值，使集成电路的集成度可以继续提高，发展下一代甚至下二代的产品。但是在硅锗外延层在生长过程中，特别是经过热工艺后，由于Si和Ge的晶格常数 的不同，会产生硅与锗不能很好地形成单晶从而造成硅锗外延层具有凹坑缺陷的问题。同 时在硅锗外延层在生长过程中还会产生堆垛层错(stackingfault)问题。凹坑缺陷和堆垛 层错都使得外延生长的硅锗没有形成有序单晶排列的形状，使得应力无法顺利施加到沟道 中，从而无法提高晶体管器件的性能。
技术实现思路
本专利技术要解决的技术问题是提供，以 解决通过生长硅锗外延层形成器件源/漏区的过程中，硅锗外延层产生凹坑缺陷和堆垛层 错，影响晶体管器件性能的问题。为解决上述技术问题，本专利技术一种外延生长源/漏区的晶体管，包括衬底；位于所述衬底之上的栅极结构；形成于衬底中，位于所述栅极结构两侧的源区和漏区，所述源区和漏区包括掺杂 的第一同质外延层、位于所述第一同质外延层之上的掺杂的异质外延层以及位于所述异质 外延层之上的掺杂的第二同质外延层。可选的，所述第一同质外延层的厚度为1 IOnm ；可选的，所述异质外延层的厚度为30 SOnm ；可选的，所述第二同质外延层的厚度为1 20nm。可选的，所处衬底为硅衬底，所述第一同质外延层和所述第二同质外延层为硅外延层。可选的，所述异质外延层为硅锗外延层或碳化硅外延层。可选的，所述异质外延层为硅锗外延层时，其锗含量为15 35%。本专利技术还提供一种外延生长源/漏区的晶体管的制造方法，包括在衬底表面上形成栅极结构；在所述衬底中蚀刻形成源/漏区凹陷部；在所述源/漏区凹陷部内外延生长源区和漏区，所述源区和漏区包括第一同质外 延层、位于所述第一同质外延层之上的异质外延层以及位于所述异质外延层之上的第二同 质外延层；对所述源区和所述漏区进行掺杂。可选的，所述第一同质外延层的厚度为1 lOnm。可选的，所述异质外延层的厚度为30 80nm。可选的，所述第二同质外延层的厚度为1 20nm。可选的，所述衬底为硅衬底，所述第一同质外延层和所述第二同质外延层为硅外延层。可选的，所述异质外延层为硅锗外延层或碳化硅外延层。可选的，所述异质外延层为硅锗外延层时，其锗含量为15 35%。可选的，所述异质外延层为碳化硅外延层时，其碳含量为1 3%。可选的，形成所述第一同质外延层和第二同质外延层的方法包括在压力为3 15Torr，温度为500 1000°C的条件下进行化学气相淀积；硅源前驱气体为SiH4或二氯甲 烷，其气体流量为30 300sCCm ；载气为氢气，其气体流量为5 50slm。可选的，形成所述第一同质外延层和第二同质外延层的方法还包括化学气相淀 积时还添加HCl气体作为蚀刻剂，其气体流量为50 200SCCm。可选的，所述异质外延层为硅锗外延层时，形成所述异质外延层的方法包括在 压力为3 15Torr，温度为500 1000°C的条件下进行化学气相淀积；硅源前驱气体为 SiH4或二氯甲烷，其气体流量为30 300sCCm ；锗源前驱气体为GeH4,其气体流量为5 500sccm ；载气为氢气，其气体流量为5 50slm。可选的，形成所述异质外延层的方法还包括化学气相淀积时还添加HCl气体作 为蚀刻剂，其气体流量为50 200SCCm。可选的，所述异质外延层为碳化硅外延层时，形成所述异质外延层的方法包括在 压力为3 15Torr，温度为500 1000°C的条件下进行化学气相淀积；硅源前驱气体为硅 烷或丙硅烷，其气体流量为30 300SCCm。本专利技术的外延生长源/漏区的晶体管上，源/漏区的第一同质外延层与衬底的材 质相同，易于该外延层的生成，并且受杂质影响比较小，使得该外延层的堆垛层错缺陷变 少。源/漏区的异质外延层具有较大的晶格常数，在第一同质外延层上淀积时，其晶格被压 缩以适应晶体生长。异质外延层的压缩，进一步引起其下的第一同质外延层及同质外延层 下的沟道区的压缩。该压缩在沟道区中形成各向异性原子结构，从而改变沟道材料的导带 和价带。该压缩的应力还减小衬底的沟道区域中的空穴有效质量，从而又增加空穴迁移率。增加的空穴迁移率可提高所得到的MOS晶体管的饱和沟道电流，由此改进器件性能。源/ 漏区的第二同质外延层使得源/漏区各层的晶格常数一致，不会发生晶格不匹配现象，从 而避免形成凹坑缺陷。附图说明图1为本专利技术的外延生长源/漏区的晶体管的截面结构示意图；图2为制备图1所示的晶体管时源/漏区凹陷部形成的结构示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术 的具体实施方式做详细的说明。本专利技术所述的可利用多种替换方式 实现，下面是通过较佳的实施例来加以说明，当然本专利技术并不局限于该具体实施例，本领域 内的普通技术人员所熟知的一般的替换无疑涵盖在本专利技术的保护范围内。其次，本专利技术利用示意图进行了详细描述，在详述本专利技术实施例时，为了便于说 明，示意图不依一般比例局部放大，不应以此作为对本专利技术的限定。请参照图1，图1为本专利技术的外延生长源/漏区的晶体管的截面结构示意图。如图 1所示，本专利技术的外延生长源/漏区的晶体管包括衬底100 ；位于所述衬底100之上的栅极结构110 ；形成于衬底100中，位于所述栅极结构110两侧的源区和漏区200，所述源区和漏 区200包括掺杂的第一同质外延层201、位于所述第一同质外延层201之上的掺杂的异质外 延层202以及位于所述异质外延层202之上的掺杂的第二同质外延层203。所述第一同质外延层201的厚度为1 IOnm ；所述异质外延层202的厚度为30 80nm ；所述第二同质外延层203的厚度为1 20nm。所处衬底为硅衬底，所述第一同质外延层和所述第二同质外延层为硅外延层，所 述异质外延层202可以为硅锗外延层或碳化硅外延层。若所述异质外延层202为硅锗外延 层，其锗含量为15 35%。请参照图2，图2为制备图1所示的晶体管时源/漏区凹陷部形成的结构示意图。本专利技术提出的外延生长源/漏区的晶体管的制造方法可应用于PMOS晶体管的工 艺。首先，在衬底100中形成隔离结构101，再于所述衬本文档来自技高网...
【技术保护点】
１．一种外延生长源／漏区的晶体管，包括：衬底；位于所述衬底之上的栅极结构；形成于衬底中，位于所述栅极结构两侧的源区和漏区，所述源区和漏区包括掺杂的第一同质外延层、位于所述第一同质外延层之上的掺杂的异质外延层以及位于所述异质外延层之上的掺杂的第二同质外延层。
【技术特征摘要】
【专利技术属性】
技术研发人员：何有丰，胡亚兰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31
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