功率器件耐压区的形成方法技术

一种功率器件耐压区的形成方法，包括：在所述半导体衬底表面形成第一外延层；在所述第一外延层表面形成第一保护层；在所述第一外延层和第一保护层内形成第一沟槽阵列；形成填充所述第一沟槽阵列的第一填充层；在所述第一外延层和第一填充层表面形成第二外延层；在所述第二外延层表面形成第二保护层；在所述第二外延层和第二保护层内形成第二沟槽阵列，所述第二沟槽阵列的沟槽与第一沟槽阵列的沟槽对应；在所述第二保护层表面形成填充所述第二沟槽阵列的第二填充层；去除多余的第二填充层和第二保护层至暴露出第二外延层。本发明专利技术能够提高功率器件耐压性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及。
技术介绍
功率器件由于耐压的特殊性质，在非常广阔的领域有着广泛的应用，例如，磁盘驱 动，汽车电子等等方面。众所周知，现有的半导体功率器件的耐压是靠一层较轻的单一导电 类型的半导体层(可以是外延或者其他技术制成)实现的，这一层较轻的单一导电类型的 半导体材料称为耐压区。对于高压功率器件，导通电阻(或者正向压降)主要是由耐压区 性质决定。耐压区的耐压性质由它的掺杂浓度以及厚度有关，浓度越低、厚度越大，则耐压 越高。在公开号为CN1056018的中国专利文件中能够发现更多的关于现有功率器件的技术 方案。现有的功率器件结构可以参考图1，包括漏极区200 ；形成在漏极区200表面的 耐压区210，所述耐压区210包括长条状的第一缓冲区211和长条状的第二缓冲区212，所 述第一缓冲区211的长度为L，宽度为Sl ；所述第二缓冲区211的长度为L，宽度为S2 ；第一 缓冲区211与第二缓冲区212的导电类型相反；形成在耐压区210表面的外延区220 ；形成 在外延区220内的源极区221 ；形成在外延区220表面的栅极区230。在现有的功率器件中，所述耐压区210的长度L越长，功率器件的耐压效果越好， 现有的功率器件为了获得足够的耐压，第一缓冲区211的深宽比(L Si)或者第二缓冲区 212的深宽比(L S2)甚至要大于40 3，从而使得在耐压区210内形成的沟槽的填充相 当困难，形成的第一缓冲区211或者第二缓冲区212内会有空隙，导致功率器件失效。
技术实现思路
本专利技术解决的问题是耐压区内形成的沟槽的填充困难。为解决上述问题，本专利技术提供一种，包括提供半导体 衬底；在所述半导体衬底表面形成第一外延层；在所述第一外延层表面形成第一保护层； 在所述第一外延层和第一保护层内形成第一沟槽阵列，所述第一沟槽阵列的沟槽暴露出半 导体衬底；在所述第一保护层表面形成填充所述第一沟槽阵列的第一填充层；去除多余的 第一填充层和第一保护层直至暴露出第一外延层；在所述第一外延层和第一填充层表面形 成第二外延层；在所述第二外延层表面形成第二保护层；在所述第二外延层和第二保护层 内形成第二沟槽阵列，所述第二沟槽阵列的沟槽与第一沟槽阵列的沟槽对应；在所述第二 保护层表面形成填充所述第二沟槽阵列的第二填充层；去除多余的第二填充层和第二保护 层至暴露出第二外延层。可选的，所述第一外延层为半导体硅且所述第一外延层具有第一导电类型。可选的，所述第一外延层的厚度为10微米至20微米。可选的，第一填充层为半导体硅且所述第一填充层具有第二导电类型。可选的，所述第一沟槽阵列的形成步骤包括在所述第一保护层表面形成光刻胶层；采用与所述第一沟槽阵列对应的光刻版对所述光刻胶层进行曝光、显影，形成与所述光 刻版对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀第一保护层和所述第一外延 层，形成所述第一沟槽阵列。可选的，所述第二外延层为半导体硅且所述第二外延层具有第一导电类型。可选的，所述第二外延层的厚度为10微米至20微米。可选的，第二填充层为半导体硅且所述第二填充层具有第二导电类型。可选的，所述第二沟槽阵列的形成步骤包括在所述第二保护层表面形成光刻胶 层；采用与所述第二沟槽阵列对应的光刻版对所述光刻胶层进行曝光、显影，形成与所述光 刻版对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀第二保护层和所述第二外延 层，形成所述第二沟槽阵列。可选的，其特征在于，在所述第二沟槽阵列的形成步骤所采用的光刻版的图形与 在所述第一沟槽阵列的形成步骤采用的光刻版的图形一致或者在所述第二沟槽阵列的形 成步骤所采用的光刻版与在所述第一沟槽阵列的形成步骤采用的光刻版为同一光刻版。与现有技术相比，本专利技术具有以下优点本专利技术提供的功率器件耐压区的形成方 法能够形成深宽比大的耐压区，本专利技术通过形成第一外延层和第一填充层，第一外延层的 导电类型与第一填充层相反，在第一外延层和第一填充层表面形成第二外延层和第二填充 层，第二外延层的导电类型与第二填充层相反，且第一外延层与第二外延层对应，第一填充 层与第二填充层对应，从而能够形成深宽比大的耐压区且第一填充层和第二填充层内没有 空隙，使得使用本专利技术的耐压区的功率器件耐压性能更好。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按 实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1是现有的功率器件结构示意图；图2是本专利技术的一实施例的流程示意图；图3至图14为本专利技术的一实施例的过程示意图。具体实施例方式由
技术介绍
可知，现有的功率器件的耐压区的深宽比要大于40 3，从而使得在 耐压区内形成的沟槽的填充相当困难，形成的第一缓冲区或者第二缓冲区内会有空隙，导 致功率器件失效。为此，本专利技术的专利技术人提出一种，包括提供半导体衬 底；在所述半导体衬底表面形成第一外延层；在所述第一外延层表面形成第一保护层；在 所述第一外延层和第一保护层内形成第一沟槽阵列，所述第一沟槽阵列的沟槽暴露出半导 体衬底；在所述第一保护层表面形成填充所述第一沟槽阵列的第一填充层；去除多余的第 一填充层和第一保护层直至暴露出第一外延层；在所述第一外延层和第一填充层表面形成 第二外延层；在所述第二外延层表面形成第二保护层；在所述第二外延层和第二保护层内 形成第二沟槽阵列，所述第二沟槽阵列的沟槽与第一沟槽阵列的沟槽对应；在所述第二保护层表面形成填充所述第二沟槽阵列的第二填充层；去除多余的第二填充层和第二保护层 至暴露出第二外延层。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况 下做类似推广，因此本专利技术不受下面公开的具体实施的限制。其次，本专利技术利用示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应 限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图2是本专利技术的一实施例的流程示意图，图3至图14 为本专利技术的一实施例的过程示意图。下面结合图2至图14对 本专利技术的进行说明。步骤S101，提供半导体衬底。参考图3，所述的半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述衬底100 也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底100还可以具有外延层或绝缘层上硅 结构；所述的半导体衬底100还可以是其它半导体材料，这里不再一一列举。需要特别指出的是，所述半导体衬底100为具有一定掺杂浓度的η+型衬底，用于 形成功率器件的漏极区，在本实施例中，所述半导体衬底100为磷掺杂的η+型衬底，在其他 实施例中，所述半导体衬底100也可以根据制备功率器件类型不同而适当的选择掺杂类型 的半导体衬底以及其他电阻率的半导体衬底，在此特地说明，不应过分限制本专利技术的保护 范围。步骤S102，在所述半导体衬底100表面形成第一外延层。参考图4，所述第一外延层110的材料为半导体硅，所述第一外延层110具有第一 导电类型，例如为η型或者为ρ型，所述本文档来自技高网...

【技术保护点】
一种功率器件耐压区的形成方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底表面形成第一外延层；在所述第一外延层表面形成第一保护层；在所述第一外延层和第一保护层内形成第一沟槽阵列，所述第一沟槽阵列的沟槽暴露出半导体衬底；在所述第一保护层表面形成填充所述第一沟槽阵列的第一填充层；去除多余的第一填充层和第一保护层直至暴露出第一外延层；在所述第一外延层和第一填充层表面形成第二外延层；在所述第二外延层表面形成第二保护层；在所述第二外延层和第二保护层内形成第二沟槽阵列，所述第二沟槽阵列的沟槽与第一沟槽阵列的沟槽对应；在所述第二保护层表面形成填充所述第二沟槽阵列的第二填充层；去除多余的第二填充层和第二保护层至暴露出第二外延层。

【技术特征摘要】

【专利技术属性】
技术研发人员：张宏，韩永召，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31