本发明专利技术提供一种增益单元eDRAM单元、存储器及制备方法，属于嵌入式动态随机存储器(eDRAM)技术领域。该发明专利技术提供的增益单元eDRAM单元在存储节点处增加一个MOS电容，从而提高增益单元eDRAM单元的数据保持时间，降低刷新频率，减小由该增益单元eDRAM单元组成的存储器的功耗。同时由于所增加的MOS电容可以与标准MOS工艺兼容，因此具有制备成本低的特点。
【技术实现步骤摘要】
本专利技术属于动态随机存储器(DRAM)
，具体涉及一种嵌入式动态随机 存储器(eDRAM)技术，尤其涉及一种带MOS电容的、能与MOS工艺集成制造的增益单元 eDRAM (GainCell eDRAM)单元、存储器及制备方法。
技术介绍
存储器可以分为片外存储器和嵌入式存储器，嵌入式存储器是一种集成在芯片内 与芯片系统中各个逻辑、混合信号等IP模块共同组成芯片的基本组成部分。嵌入式存储器 包括嵌入式静态随机存储器(eSRAM)和嵌入式动态随机存储器(eDRAM)，其中，eDRAM由于 其单元只包括一个晶体管和一个电容，相对eSRAM单元的六个晶体管，具有单元面积小的 特点。但是，传统的eDRAM的难点在于其电容的制造一般不与标准MOS工艺兼容，从而 DRAM工艺与常规逻辑工艺差异很大，工艺的整合相当困难。因此业界提出了用MOS管自身 的寄生电容来等效代替DRAM中电容的思想。请参阅图1，图1所示为现有技术的增益单元eDRAM单元结构示意图。该eDRAM是 由htel公司在美国专利US7120072中提出的，如图1所示，该Gain Cell eDRAM 100包括 写MOS 晶体管 101、读MOS 晶体管 102、写字线(Write Word Line，ffffL) 105、读字线(ReadWord Line，RWL) 106、写位线(Write Bit Line，WBL) 107、读位线(Read Bit Line, RBL) 108 以及 等效寄生电容104。其中，写MOS晶体管101的源区连接于读MOS晶体管102的栅极，丽点 103为存储节点，等效寄生电容104—端与103连接，另一端接地，因此，MN点的电位的高低 能控制读MOS晶体管102的导通与关断；例如，电容104存储电荷时，代表存储“1”，MN点 103为高电位，可以控制读MOS晶体管102关断。读MOS晶体管102的一端接RBL，另一端 接RWL ；写MOS晶体管101的一端接WBL，另一端接读MOS晶体管102的栅极。在该实施例 中，等效寄生电容104为写MOS晶体管101的有源区寄生电容或读MOS晶体管102的栅电 容，也或者是两者的结合。以下结合操作列表具体说明其操作过程(1)写操作(Write)写“0”时，RWL、RBL置0电位，读MOS晶体管102不工作；WffL 置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电 位为0。写“ 1 ”时，RWL、RBL置0电位，读MOS晶体管102不工作；WffL置_400mV，写MOS晶 体管101导通，WBL置IV，从而等效寄生电容104充电，存储节点103电位为高电位。(2)数据保持时(Hold) RWL,RBL置0电位，读MOS晶体管102不工作，WffL置IV， 写MOS晶体管101关断，存储节点103的电位不受外界影响。(3)读操作(Read)读 “0” 时，WffL 置 IV，WBL 置 0V,写 MOS 晶体管 101 关断；RffL 偏置小于IV，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电， 由于读出电路具有钳位作用，RBL的电位能达到200mV，从而可以读出数据“0”。读“1”时， WWL置IV，WBL置0V，写MOS晶体管101关断；RWL偏置小于IV，此时读MOS晶体管102关 断，RffL不会通过读MOS晶体管对RBL充电，RBL维持OV电位，从而可以读出数据“1”。图1所示的feiin Cell eDRAM单元不需要另外制造电容，采用标准CMOS工艺，并 且其结构相对eSRAM更简单，可以实现高密度的嵌入式存储。但是，由于等效寄生电容104 为写MOS晶体管101的有源区寄生电容或者读MOS晶体管102的栅电容、或者为写MOS晶体 管101的有源区寄生电容和读MOS晶体管102的栅电容的组合，等效寄生电容104的电容 值相对较小。等效寄生电容104存储的电荷保持时间反映了该增益单元eDRAM单元的数据 保持特性，电荷保持时间越长，所需刷新的频率就越低。通常情况下，该增益单元eDRAM单 元的等效寄生电容104所存储电荷的漏电途径主要有三种第一是通过写MOS晶体管101 的亚阈值漏电；第二是通过存储节点103处的PN结漏电；第三是通过写MOS晶体管101和 读MOS晶体管102的栅氧层的漏电。图1所示的增益单元eDRAM单元由于等效寄生电容相对较小，在漏电的情况下，数 据保持时间太短，特别是在在65nm下采用标准逻辑工艺只有IOus的数据保持时间，从而存 储器刷新频率高、功耗增大。图2所示为图1所示增益单元eDRAM单元的物理结构示意图。现有技术中，图1 所示的增益单元eDRAM单元通过应用图2所示的物理结构并完成制造。其中201为写MOS 晶体管101的有源区，202为写MOS晶体管101的栅极，205为读MOS晶体管102的有源区， 206为读MOS晶体管102的栅极；写MOS晶体管的有源区201和读MOS晶体管的栅极206通 过金属线207连接。虚线框图中的区域即为该eDRAM单元的存储节点204。存储节点204 的金属线207上，可以反映出等效寄生电容(M0S晶体管的有源区201的有源区寄生电容或 者读MOS晶体管的栅电容、或者二者的并联组合)的存储电位。存储节点204处的等效寄 生电容的大小直接决定着该存储单元的数据存储时间的长短，从而决定了刷新频率的快慢 和功耗的大小。而这样的以MOS管有源区电容和栅电容构成的存储电容是相当小的，所以 其数据保持时间较短，刷新频率要求较高。
技术实现思路
本专利技术的目的是提供一种数据保持时间长，刷新频率低，功耗省的增益单元eDRAM 单元、存储器及其制备方法。本专利技术提供的增益单元eDRAM单元，包括读MOS晶体管、写MOS晶体管、写字线、写 位线、读字线、读位线以及存储节点处的等效寄生电容，还包括置于所述存储节点处的、用 于增加增益单元eDRAM单元的存储电荷的MOS电容，所述MOS电容的制造与标准MOS工艺兼容。根据本专利技术所提供的增益单元eDRAM单元，其中，所述MOS电容的下电极为衬底， 所述MOS电容的介质层与读MOS晶体管的栅介质层、写MOS晶体管的栅介质层同步构图形 成，所述MOS电容的上电极与读MOS晶体管的栅电极、写MOS晶体管的栅电极同步构图形 成。作为较佳实施例，所述MOS电容的上电极与所述读MOS晶体管的栅电极连接在一起。作为另一实施例，所述MOS电容的上电极与所述读MOS晶体管的栅电极相隔离。根据本专利技术所提供的增益单元eDRAM单元，其中，在不增加读MOS晶体管器件单元 面积的情况下，增大与读MOS晶体管栅极连接的有源区的面积、用来形成所述MOS电容。所述读MOS晶体管和写MOS晶体管可以为PMOS晶体管；或者所述读MOS晶体管和 写MOS晶体管可以为NMOS晶体管。本专利技术同时提供一种增益单元eDRAM单元的制备方法，其中，与eDRAM单元的读 MOS晶体管或者写MOS晶体管同步、用标准MOS工艺制备用来增加增益单元eDRAM单元的存 储电荷的MOS电容。根据本专利技术所提供的增益单元eDRAM单元本文档来自技高网...
【技术保护点】
一种增益单元ｅＤＲＡＭ单元，包括读ＭＯＳ晶体管、写ＭＯＳ晶体管、写字线、写位线、读字线、读位线以及存储节点处的等效寄生电容，其特征在于，还包括置于所述存储节点处的、用于增加增益单元ｅＤＲＡＭ单元的存储电荷的ＭＯＳ电容，所述ＭＯＳ电容的制造与标准ＭＯＳ工艺兼容。
【技术特征摘要】
【专利技术属性】
技术研发人员：林殷茵，董存霖，孟超，程宽，马亚楠，严冰，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31
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