本发明专利技术涉及集成电路制造工业，尤其涉及一种浅沟槽隔离结构的制备方法，包括以下步骤：S10，在硅衬底上生长二氧化硅垫层；S20，淀积氮化硅层；S30，光刻定义出STI沟槽区域；S40，蚀刻氧化层及氮化层，并去除光刻胶；S50，蚀刻STI沟槽；S60，高密度等离子体化学气相淀积氧化层填充STI沟槽；S70，化学机械研磨并去除氮化层；在步骤S70中使用的研磨压力为2～6Psi，研磨时间为30～90s。上述浅沟槽隔离结构的制备方法，消除了浅沟槽隔离工艺中的涂污缺陷，能得到形貌良好的氧化层，提高了器件的电性能。
【技术实现步骤摘要】
本专利技术涉及集成电路制造工业，尤其涉及一种。
技术介绍
随着集成电路制造工艺的制程尺寸越来越小，传统的硅局部氧化 (localoxidation of silicon，LOCOS)隔离技术已经不能满足需求。浅沟槽隔离 (shallowtrench isolation, STI)技术具有隔离效果好，占用面积小等优点，而且可以避免 “鸟嘴”现象，因此被广泛适用于250nm以下的集成电路制造工艺中。高密度等离子体化学气相淀积、(high density plasma chemical vapordeposition, HDP CVD)工艺通常被用来填充STI沟槽。这是一种同时进行淀积与溅 射的工艺。为了提高生产速率，目前的HDP CVD工艺在满足STI沟槽填充的情况下，通常采 用提高硅烷或者氧气流量来增加淀积速率或者减少射频功率来降低溅射速率的方案，但这 会造成涂污缺陷(smearing defect) 0这是一种氧化层的填充缺陷，尤其易在浅沟槽隔离 密集区和有效芯片(die)边缘的交接处形成，如图1所示。原本规则的长方体状凹槽变形 为图示的不规则形状。在化学机械研磨(chemical mechanical polish, CMP)工艺中也存 在提高生产速率的需求，通常采用提高压力(downforce)的方法来提高移除速率(remove rate)，但这样也容易引起涂污缺陷。图加是正常的氧化层在电子显微镜下的剖面照片，图 2b是造成涂污缺陷后的氧化层在电子显微镜下的剖面照片。可以看到图2b中表层梯形结 构的下底角部比较小，这样容易在后续的生产工艺中，使淀积在该梯形结构上的栅极短接 到位线接触孔，形成短路。
技术实现思路
为了解决传统的浅沟槽隔离工艺中涂污缺陷的问题，有必要提供一种浅沟槽隔离 结构的制备方法。一种，包括以下步骤S10，在硅衬底上生长二氧化硅 垫层；S20，淀积氮化硅层；S30，光刻定义出STI沟槽区域；S40，蚀刻氧化层及氮化层，并去 除光刻胶；S50，蚀刻STI沟槽；S60，高密度等离子体化学气相淀积氧化层填充STI沟槽； S70，化学机械研磨并去除氮化层；在步骤S70中使用的研磨压力为2 6Psi，研磨时间为 30 90s。优选的，所述步骤S70中使用的研磨压力为4I^i，研磨时间为60s。优选的，所述步骤S60中淀积的工艺条件为=SiH4流量48 128sCCm，O2流量为 80 140sccm，射频功率为3700 4500W，温度为580摄氏度，气体压力为2mTorr，反应时 间为50 90秒。优选的，所述SiH4流量为88sccm，O2流量为1 lOsccm，射频功率为4100W，反应时间 为 70s。上述，消除了浅沟槽隔离工艺中的涂污缺陷，能得到形貌良好的氧化层，提高了器件的电性能。附图说明图1为涂污缺陷在电子显微镜下的照片；其中图Ia放大倍数较小，图Ib是正常的氧化层与受到涂污缺陷影响的氧化层在 一起的俯视图，图Ic是高放大倍数下受到了涂污缺陷影响的氧化层的俯视图。图加是正常的氧化层在电子显微镜下的剖面照片。图2b是造成涂污缺陷后的氧化层在电子显微镜下的剖面照片。具体实施方式包括以下步骤S10，在硅衬底上淀积二氧化硅垫层； S20，在垫层上淀积氮化硅层，用于保护有源区；S30，光刻定义出STI沟槽区域；S40，蚀刻氧 化层及氮化层，并去除光刻胶；S50，干法蚀刻STI沟槽；S60，高密度等离子体化学气相淀积 氧化层填充STI沟槽，填充之前可以用热氧化法在沟槽表面生成一层二氧化硅；S70，化学 机械研磨并去除氮化层。经过多次实验分析，我们认为传统的浅沟槽隔离工艺中导致涂污缺陷的原因是浅 沟槽隔离密集区和有效芯片(die)边缘交接处的氮化层上的氧化层高度存在显著的差异。 因此，特别优化了步骤S60和步骤S70的工艺参数，以解决涂污 缺陷的问题。在沟槽隔离结构的制备方法的第一实施方式中，采用降低化学机械研磨的压力的 方法。研磨的工艺条件为压力为2 6Ι^ ，研磨时间30 90s。在沟槽隔离结构的制备方法的第二实施方式中，采用降低高密度等离子体化学气 相淀积的淀积溅射比，即淀积速率与溅射速率之比的方法。其中既可以通过降低淀积速率， 也可以通过提高溅射速率来实现。淀积的工艺条件为=SiH4流量48 128sccm，优选为88sccm;02流量为80 140sccm，优选为IlOsccm ；射频功率为3700 4500W，优选为4100W ；温度为580摄氏度；气 体压力为2mTorr ；反应时间为50 90秒，优选为70秒。上述采用采用降低化学机械研磨的压力、降低淀积溅 射比的方法，消除了浅沟槽隔离工艺中的涂污缺陷，能得到形貌良好的氧化层，避免了栅极 和位线接触孔间短路的风险，提高了器件的电性能。以上所述实施方式仅表达了本专利技术的几种实施方式，其描述较为具体和详细，但 并不能因此而理解为对本专利技术专利范围的限制。应当指出的是，对于本领域的普通技术人 员来说，在不脱离本专利技术构思的前提下，还可以做出若干变形和改进，这些都属于本专利技术的 保护范围。因此，本专利技术专利的保护范围应以所附权利要求为准。权利要求1.一种，包括以下步骤S10，在硅衬底上生长二氧化硅垫 层；S20，淀积氮化硅层；S30，光刻定义出STI沟槽区域；S40，蚀刻氧化层及氮化层，并去除 光刻胶；S50，蚀刻STI沟槽；S60，高密度等离子体化学气相淀积氧化层填充STI沟槽；S70， 化学机械研磨并去除氮化层；其特征在于在步骤S70中使用的研磨压力为2 6Psi，研磨 时间为30 90s。2.根据权利要求1所述的，其特征在于，所述步骤S70中使 用的研磨压力为4I^i，研磨时间为60s。3.根据权利要求1所述的，其特征在于，所述步骤S60中 淀积的工艺条件为=SiH4流量48 128sccm，A流量为80 140sccm，射频功率为3700 4500W，温度为580摄氏度，气体压力为2mTorr，反应时间为50 90秒。4.根据权利要求3所述的，其特征在于，所述SiH4流量为 88sccm, O2流量为llOsccm，射频功率为4100W，反应时间为70s。全文摘要本专利技术涉及集成电路制造工业，尤其涉及一种，包括以下步骤S10，在硅衬底上生长二氧化硅垫层；S20，淀积氮化硅层；S30，光刻定义出STI沟槽区域；S40，蚀刻氧化层及氮化层，并去除光刻胶；S50，蚀刻STI沟槽；S60，高密度等离子体化学气相淀积氧化层填充STI沟槽；S70，化学机械研磨并去除氮化层；在步骤S70中使用的研磨压力为2～6Psi，研磨时间为30～90s。上述，消除了浅沟槽隔离工艺中的涂污缺陷，能得到形貌良好的氧化层，提高了器件的电性能。文档编号H01L21/762GK102087988SQ200910188709公开日2011年6月8日 申请日期2009年12月3日 优先权日2009年12月3日专利技术者孟昭生, 平延磊, 张炳一 申请人:无锡华润上华半导体有限公司, 无锡华润上华科技有限公司本文档来自技高网...
【技术保护点】
一种浅沟槽隔离结构的制备方法，包括以下步骤：Ｓ１０，在硅衬底上生长二氧化硅垫层；Ｓ２０，淀积氮化硅层；Ｓ３０，光刻定义出ＳＴＩ沟槽区域；Ｓ４０，蚀刻氧化层及氮化层，并去除光刻胶；Ｓ５０，蚀刻ＳＴＩ沟槽；Ｓ６０，高密度等离子体化学气相淀积氧化层填充ＳＴＩ沟槽；Ｓ７０，化学机械研磨并去除氮化层；其特征在于：在步骤Ｓ７０中使用的研磨压力为２～６Ｐｓｉ，研磨时间为３０～９０ｓ。
【技术特征摘要】
【专利技术属性】
技术研发人员：平延磊，张炳一，孟昭生，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：32
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