本发明专利技术涉及了一种基于FPGA的可扩展多核处理器验证平台。它是一种用于验证规模较大的多核处理器架构的硬件平台，是由若干块自制的FPGA开发板组成，每块开发板由核心板和底板组成，核心板上嵌有cycloneIIIFPGA，底板上配有4个LVDS接口，能通过该接口与其他开发板进行通信。经过连接后的开发板阵列资源丰富，能够进行大规模的FPGA原型验证。
【技术实现步骤摘要】
本专利技术涉及了一种基于FPGA的可扩展多核处理器验证平台，是一种用于验证规模较大的多核处理器架构的硬件平台。
技术介绍
FPGACField 一 Programmable Gate Array),即现场可编程门阵列，它是在 PAL(可编程化阵列逻辑)、GAL (通用阵列逻辑)、CPLD (复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的， 既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA的出现是超大规模集成电路(VISI)技术和计算机辅助设计(CAD)技术发展的结果。FPGA器件集成度高、体积小，具有通过用户编程实现专门应用的功能。它允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的效果。更吸引人的是采用FPGA器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便的对设计进行在线修改。FPGA器件成为研制开发的理想器件，特别适于产品的样机开发和小批量生产，因此人们也把FPGA称为可编程的 ASIC。另外，对于那些用于设计研究、小规模使用、需要快速投放市场或者支持远程升级的小型项目的芯片设计，FPGA比ASIC更有优势。FPGA无需布局、掩模和其他制造步骤，利用FPGA可以大大缩短系统的研制周期，减少资金投入。高性能曾经是ASIC超出FPGA的优势，当时FPGA在性能和功能上都较逊色。随着芯片的制造工艺从ISOnm发展到130nm甚至90nm，上述情况发生了很大变化，现在FPGA的性能已经能够满足大多数应用的需要，而密度水平则达到逻辑设计的80%。可以断定FPGA 在结构、密度、功能、速度和灵活性方面将得到进一步的发展。随着工艺和结构的改进，FPGA 的集成度将进一步提高，性能将进一步完善，成本将逐渐下降，在现代电子系统设计中将起到越来越重要的作用。虽然FPGA功能十分强大，但单块板子的资源却是有限的，如果进行大规模的设计，其逻辑单元(LE)和片上RAM (只读存储器)的数量就略显不够了，而购买资源更丰富的 FPGA芯片往往需要十倍或者数十倍的花费。
技术实现思路
本专利技术的目的在于针对已有技术存在的缺陷，提供一种基于FPGA的可扩展多核处理器验证平台，能在FPGA上建立规模较大的多核处理器验证平台，本专利技术提供了一种 FPGA开发板阵列，能够集成几十个，甚至上百个NIOS (尼尔斯)处理器软核及所需的存储单兀。为达到上述目的，本专利技术的构思是可扩展多核处理器验证平台由多块CycloneIII (飓风III)开发板组成，通过高速差分总线(LVDS)扩展为多块核心板的阵列。开发板由核心板和底板两个部分组成，核心板主要是由FPGA加上存储系统及必要的外围电路组成完整的单个处理器组，处理器核及存储单元均在FPGA中实现；底板上有若干用于测试的输入输出资源及接口。核心板设计成笔记本 DDR2 (双通道)内存条的形式，通过S0DIMM200 (小型双列直插式内存模块)插槽接插到底板上，组成完整的可扩展开发板。上述的核心板采用8层板设计，通过仿真、计算保证系统的电源完整性及信号完整性。使用T Altera (阿尔特拉)公司的CycloneIII中高档FPGA-EP3C55F484，逻辑资源高达55856 LES，内嵌M9K块存储器260个，总的RAM存储量2396160 bits，内嵌18x18 的乘法器156个，4个PLL，20个全局时钟网络，327个输入输出(IO) 口，135对差分信号， 使得它在性能、逻辑资源、端口资源上都非常优秀。值得一提的是，在LVDS差分接口方面，CycloneIII的行I/O Bank的差分信号支持直接差分传输，终端匹配电阻的配置要比 CycloneII方便很多，由此使得印刷电路板(PCB)简洁，容易控制走线，在需要大量LVDS互联的多核处理器系统中使用此FPGA非常适合。核心板中FPGA芯片通过AS (主动串行)模式从EPCS16中获得配置数据。存储系统由16Mx32的mobile SDRAM和4Mx8 Nor Flash组成，32位宽的SDRAM (同步动态随机存取记忆体)可使得处理器达到更高的性能，Flash (快闪存储器)用于固化系统代码。50M和 66M的两种有源晶振提供灵活的时钟选择，复位系统在上电后会自动硬件复位，若把多个这样的硬件平台连接在一起，可实现多个FPGA同时复位。M对差分信号，可通过差分连接实现多块核心板的级联。通过IWire总线的安全散列算法加密(SHA-I)，增强知识产权安全性。电源管理通过TPS75003产生内核1. 2V、I0电压3. 3、LVDS电源2. 5V，通过TPS71501 产生辅助电压2. 5V。底板为核心板扩展一些外设，用于多核系统的测试。输入信号有4路轻触开关、8 路拨码开关。输出显示有8路LED，1个七段码数码管。LVDS输入接口和LVDS输出接口可使得多个测试平台能通过这两个接口级联，组成大规模的多核系统。JTAG (烧写调试接口) 用于调试FPGA，AS接口用于烧写配置芯片。预留USB (通用串行总线)串口模块的接口，加上串口模块后即可实现和计算机或其他电路通信。根据上述专利技术构思，本专利技术采用下述技术方案1.种基于FPGA的可扩展多核处理器验证平台，包括16块FPGA开发板，其特征在于由单块FPGA开发板通过LVDS接口级联而成的开发板阵列，相互进行数据通信，级联成验证平台。2.所述开发板由一块核心板和一块底板构成；所述底板上包含有4个LVDS接口模块、1个AS接口与1个JTAG接口、一对S0DIMM200接口和2片片外SDRAM存储单元；一对S0DIMM200接口使底板和核心板能够拆分，并且核心板占用垂直空间，减小了 PCB面积， 提高了核心板使用的可重复性。3.所述开发板通过对AS接口与JTAG接口的选择来实现程序的直接烧写或将程序烧入Flash中进行上电后烧写。4.所述LVDS接口通过连接芯片FPC与3CF55 FPGA芯片的5区和6区相连，实现数据的交换。5.所述2片16位的片外SDRAM通过并联组成能够一次储存/读取32位数据的片外存储单元，为NIOS处理器的使用提供更好的支持。本专利技术与现有技术相比较，具有如下显而易见的实质性特点和显著优点1.各块开发板之间通过LVDS进行通信，能够实现规模较大的FPGA应用，尤其是实现多核处理器阵列。2.采用性价比较高的FPGA的级联来实现高端FPGA的功能，大大较低了成本。3.核心板和底板可以拆分，可根据不同的项目所需要外设分别设计底板，而核心板可以重复利用。4.采用SODIMM插槽，开发板面积小，PCB利用率高，占用垂直空间，总面积适中。 附图说明图1.本专利技术一个实施例和结构框2.单块开发板结构框图图3.底板LVDS接口连接4.开发板核心板框5.核心板金手指连接6.核心板JTAG连接7.核心板存储单元连接8.核心板LVDS信号连接图。具体实施例方式本专利技术的优选实施例结合附图说明如下 实施例一参见图1，本基于FPGA的可扩展多核处理器平台，包括16块FPGA开发板，其特征在于由单块FPGA开发板通过LVDS接本文档来自技高网...
【技术保护点】
１．一种基于ＦＰＧＡ的可扩展多核处理器验证平台，包括１６块ＦＰＧＡ开发板（１０），其特征在于由单块ＦＰＧＡ开发板（１０）通过ＬＶＤＳ接口（６）级联而成的开发板阵列，相互进行数据通信，级联成验证平台。
【技术特征摘要】
【专利技术属性】
技术研发人员：徐美华，黄舒平，滕达，毕卓，王国钦，
申请(专利权)人：上海大学，
类型：发明
国别省市：31
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