半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法。本发明专利技术的目的在提供一种既具有良好特性，又具有抑制半导体工艺中对于半导体制造装置与半导体器件所造成的金属污染的构造的半导体器件及其制造方法。本发明专利技术的半导体器件为nMOS?SGT，由在垂直配置于第1平面状硅层上的第1柱状硅层表面并排配置的第1n+型硅层、包含金属的第1栅极电极、及第2n+型硅层所构成。再者，第1绝缘膜配置于第1栅极电极与第1平面状硅层之间，而第2绝缘膜配置于第1栅极电极的上面。此外，包含金属的第1栅极电极由第1n+型硅层、第2n+型硅层、第1绝缘膜、及第2绝缘膜所包围。

【技术实现步骤摘要】

本申请根据2010年6月15日所申请的日本专利申请第2010-136470号。在本说明书中，参照引用上述申请的说明书、权利要求书、附图整体。本专利技术涉及一种。
技术介绍
半导体集成电路中，尤以使用MOS (Metal Oxide Semiconductor，金属氧化物半导体)晶体管的集成电路已朝高集成化迈进。例如，在集成电路中所使用的MOS晶体管，其微细化已进展至纳米(nano)领域。MOS晶体管随着微细化的进展，泄漏电流的抑制益显困难。 因此，难以进行更进一步的微细化。为了解决此种问题，提出一种将源极、栅极、漏极相对于衬底呈垂直方向配置，由栅极包围柱状半导体层的构造的环绕式栅极晶体管(Surrounding Gate Transistor(SGT))ο在SGT中，为了实现省电力化，希望将源极、栅极、漏极予以低电阻化。尤其，在栅极电极的低电阻化方面，希望在栅极电极使用金属。然而，由于金属会造成制造器件的污染，甚至造成通过该制造器件所制造的半导体器件的污染，故不优选。因此，形成金属栅极电极之后的步骤，经常需要抑制此种金属污染的特别步骤。专利文献1揭示一种某种程度满足以上各条件的SGT的制造方法。专利文献1 日本国际公开第2009-110049号。
技术实现思路
(专利技术所欲解决的问题)然而，在专利文献1中，对于金属造成半导体制造器件及半导体器件的污染所作的防护并不完备。例如，在专利文献1中，栅极电极使用CMP(Chemical Mechanical Polishing，化学机械研磨)将栅极材料金属予以平坦化，且通过蚀刻而形成。此时，栅极材料金属不会被其他素材所覆盖而呈露出。此外，同样地，即使在将氮化膜硬掩模(hard mask)及氮化膜边壁(sidewall)进行干蚀刻的步骤中，栅极材料金属也呈露出。因此，在 SGT的制造过程中，CMP装置、栅极蚀刻装置、氮化膜干蚀刻装置会有遭受金属污染之虞。由此，通过此种金属装置所制造的半导体器件即有遭受金属污染的可能性。此外，在专利文献1中，于通过蚀刻而形成金属半导体化合物时，栅极材料金属呈露出。因此，栅极材料金属即必须为在使用于形成金属半导体化合物时的药液中不会被蚀刻的材料，例如为钨等。此外，以其他问题而言，也有与MOS晶体管相同，随着SGT的微细化，会在多层配线间产生寄生电容，且由于此而使得SGT的动作速度降低的问题。因此，为了解决上述问题，本专利技术的目的在提供一种既具有良好特性，又具有抑制半导体工艺中对于半导体制造装置与半导体器件所造成的金属污染的构造的。(解决问题的手段)本专利技术的第1实施方式的半导体器件具备第1平面状半导体层；第1柱状半导体层，形成于所述第1平面状半导体层上；第1高浓度半导体层，形成于所述第1柱状半导体层的下部区域与所述第1平面状半导体层；第2高浓度半导体层，与所述第1高浓度半导体层相同导电型，形成于所述第1柱状半导体层的上部区域；第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；第2绝缘膜，与所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁相接，且以包围所述第1柱状半导体层的上部区域的方式形成为边壁(sidewall)状；第3绝缘膜，与所述第1栅极电极及所述第1绝缘膜的侧壁相接，且以包围所述第 1栅极电极与所述第1绝缘膜的方式形成为边壁状；第1接触部(contact)，形成于所述第1柱状半导体层上；第2接触部，形成于所述第1平面状半导体层上；及第3接触部，形成于所述第1栅极电极上；所述第1栅极绝缘膜与所述第1金属膜由所述第1柱状半导体层、所述第1半导体膜、所述第1绝缘膜及所述第2绝缘膜所覆盖。此时，优选为所述第2绝缘膜的厚度以比所述第1栅极绝缘膜的厚度与所述第1 金属膜的厚度的总和还厚。此时，优选为具有形成于所述第1高浓度半导体层的上部表面的第1金属半导体化合物。此时，优选为从所述第1柱状半导体层的中心至所述第1平面状半导体层的端的长度，以比从所述第1柱状半导体层的中心至侧壁的长度、所述第1栅极绝缘膜的厚度、所述第1栅极电极的厚度及所述第3绝缘膜的厚度的总和还大。此时，也可具有形成于所述第1栅极电极上面的第3金属半导体化合物。此时，也可具有形成于所述第2高浓度半导体层的上面的第2金属半导体化合物。本专利技术的第2实施方式的半导体器件，具备第1晶体管与第2晶体管；所述第1晶体管具备第1平面状半导体层；第1柱状半导体层，形成于所述第1平面状半导体层上；第2导电型第1高浓度半导体层，形成于所述第1柱状半导体层的下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；第2导电型第2高浓度半导体层，形成于所述第1柱状半导体层的上部区域；第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；第2绝缘膜，与所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁相接，且以包围所述第1柱状半导体层的上部区域的方式形成为边壁状；第3绝缘膜，与所述第1栅极电极及所述第1绝缘膜的侧壁相接，且以包围所述第 1栅极电极与所述第1绝缘膜的方式形成为边壁状；第1金属半导体化合物，形成于第1高浓度半导体层中形成于所述第1柱状半导体层下的区域的部分的上部表面；第3金属半导体化合物，形成于所述第1栅极电极上面；及第2金属半导体化合物，形成于所述第2高浓度半导体层的上面；所述第2晶体管具备第2平面状半导体层；第2柱状半导体层，形成于所述第2平面状半导体层上；第1导电型第3高浓度半导体层，形成于所述第2柱状半导体层的下部区域与所述第2平面状半导体层的所述第2柱状半导体层下的区域；第1导电型第4高浓度半导体层，形成于所述第2柱状半导体层的上部区域；第2栅极绝缘膜，以包围所述第2柱状半导体层的方式形成于所述第3高浓度半导体层与所述第4高浓度半导体层之间的所述第2柱状半导体层的侧壁；第2金属膜，以包围所述第2栅极绝缘膜的方式形成于所述第2栅极绝缘膜上；第2半导体膜，以包围所述第2金属膜的方式形成于所述第2金属膜上；第2栅极电极，由所述第2金属膜与所述第2半导体膜所构成；第4绝缘膜，形成于所述第2栅极电极与所述第2平面状半导体层之间；第5绝缘膜，与所述第2栅极电极的上面及所述第2柱状半导体层的上部侧壁相接，且以包围所述第2柱状半导体层的上部区域的方式形成为边壁状；第6绝缘膜，与所述第2栅极电极及所述第4绝缘膜的侧壁相接，且以包围所述第 2栅极电极与所述第4绝缘膜的方式形成为边壁状；第4金属半导体化合物，形成于所述第本文档来自技高网...

【技术保护点】
１．一种半导体器件，其特征在于，具备：第１平面状半导体层；第１柱状半导体层，形成于所述第１平面状半导体层上；第１高浓度半导体层，形成于所述第１柱状半导体层的下部区域与所述第１平面状半导体层；第２高浓度半导体层，与所述第１高浓度半导体层相同导电型，且形成于所述第１柱状半导体层的上部区域；第１栅极绝缘膜，以包围所述第１柱状半导体层的方式形成于所述第１高浓度半导体层与所述第２高浓度半导体层之间的所述第１柱状半导体层的侧壁；第１金属膜，以包围所述第１栅极绝缘膜的方式形成于所述第１栅极绝缘膜上；第１半导体膜，以包围所述第１金属膜的方式形成于所述第１金属膜上；第１栅极电极，由所述第１金属膜与所述第１半导体膜所构成；第１绝缘膜，形成于所述第１栅极电极与所述第１平面状半导体层之间；第２绝缘膜，与所述第１栅极电极的上面及所述第１柱状半导体层的上部侧壁相接，且以包围所述第１柱状半导体层的上部区域的方式形成为边壁状；第３绝缘膜，与所述第１栅极电极及所述第１绝缘膜的侧壁相接，且以包围所述第１栅极电极与所述第１绝缘膜的方式形成为边壁状；第１接触部，形成于所述第１柱状半导体层上；第２接触部，形成于所述第１平面状半导体层上；及第３接触部，形成于所述第１栅极电极上；所述第１栅极绝缘膜与所述第１金属膜由所述第１柱状半导体层、所述第１半导体膜、所述第１绝缘膜及所述第２绝缘膜所覆盖。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：舛冈富士雄，中村广记，新井绅太郎，工藤智彦，崔敬仁，李伊索，姜禹，李翔，陈智贤，沈南胜，布里日捏兹索夫·维拉地米尔，布德哈拉久·卡维沙·戴维，星拿伐布，
申请(专利权)人：日本优尼山帝斯电子株式会社，
类型：发明
国别省市：JP