一种FPGA单长线及其直连开关的测试方法技术

本发明专利技术涉及一种基于Virtex架构的FPGA单长线及其直连开关的测试方法，仅用四次配置就完成。本发明专利技术的优点是：以移位寄存器链模式测试FPGA电路的24根单长线，可以测试24根为一组的单长线的任意2根信号之间的桥接故障；仅用四段配置码即可测试所有CLB的单长线及其直连开关；通过Blockram的初始配置，简化了测试流程，便于用户操作；故障定位准确，采用四次配置，后两次配置CLB位置偏离量为4的情况下，故障定位可精确到四个CLB的直连开关或单长线；在故障定位要求极端精确的情况下，可将CLB位置偏离量定义为1，总计采用十次配置，故障定位即可精确到具体的唯一确定的CLB对应的直连开关或单长线。

【技术实现步骤摘要】

本专利技术涉及一种基于Virtex架构的FPGA测试方法，具体是一种FPGA单长线及其直连开关的测试方法。
技术介绍
基于Virtex架构的FPGA是一种布线资源数量庞大种类繁多的可重复编程的超大规模集成电路芯片。因此，在FPGA的实际应用中，故障发生于互连资源的概率远大于发生于其它逻辑功能的概率。目前，国内外公知的FPGA布线开关测试技术一般都着眼于3x3、4x4等小规模的布线开关；而目前商用FPGA多采用Mx24的布线开关，此外由于FPGA产品的测试工作中， 配置码的数量是影响测试周期的关键参数，所以如何使用尽可能少的配置码完成上述FPGA 产品的单长线布线及其开关的测试，对于FPGA产品的应用与测试意义重大。国内外虽然有所谓四次、六次配置完成FPGA互连资源测试的方法，但一方面上述方法均基于结构简单的互联资源模型实现的；另一方面由于测试过程中没有引入触发器信号，导致布线资源互连级数过长，并且不利于故障定位；而对于布线通路之间可能发生的桥接类故障模型也没有提出明确可用的检测手段。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，开发一种配置次数尽可能少的基于 Virtex架构的M X 24规模FPGA单长线及其直连开关的测试方法，仅用四次配置就完成，故障覆盖率达100%且可精确定位故障位置及类型。按照本专利技术提供的技术方案，所述FPGA单长线及其直连开关的测试方法通过四次配置完成基于Virtex架构的FPGA单长线及其直连开关的测试；第一次配置包括如下步骤11)由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出对根00信号， 连入第一组CLB中；所述第一组CLB是指FPGA第一行前四列的4个CLB ；12)步骤11)所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的DO 信号连入组合逻辑，最终M根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX 输出6根信号；13)将步骤11)所述第一组CLB输出的M根水平单长线与第二组CLB之间的水平直连开关选通；所述第二组CLB是指步骤11)所述第一组CLB右边的4个CLB ；14)在M根信号进入步骤13)所述第二组CLB对应的IMUX时，将奇数位的信号与偶数位互换；15)按照步骤12)、13)、14)循环进行直至第一行结束，然后转入下一行，行与行之间采用蛇形通路进行；16)将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，M根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这M根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；所述步骤13)中水平直连开关是指水平由左至右的直连开关； 所述步骤15)中行与行之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的CLB外的所有水平单长线及其直连开关； 第二次配置包括如下步骤21)由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出对根00信号， 连入第一组CLB中；此次所述第一组CLB为FPGA第一列前四行的4个CLB ；22)步骤21)所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的DO 信号连入组合逻辑，最终M根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX 输出6根信号；23)将步骤21)所述第一组CLB输出的M根垂直单长线与第二组CLB之间的垂直直连开关选通；此次所述第二组CLB是指步骤21)所述第一组CLB下方的4个CLB ；24)在M根信号进入步骤23)所述第二组CLB对应的IMUX时，将奇数位的信号与偶数位互换；25)按照步骤22)、23)、24)循环进行直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进行；26)将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下， 24根传输信号波形一致，但相邻信号之间间隔一个时钟周期；且这M根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；第三次配置，将第一次配置中的CLB位置依次向右移4列，其余步骤不变； 第四次配置，将第二次配置中的CLB位置依次向下移4行，其余步骤不变。所述第一次配置的步骤11)和第二次配置的步骤21)中的Blockram以只读模式， 依地址计数器的结果输出M根DO信号，连入第一组CLB中。所述第一次配置的步骤12)、14)和第二次配置的步骤22)、24)中的DO信号依序号的奇偶特性，分为两组，分别连入各自第一组CLB内部的触发器与第二组内部的触发器， 并将这种轮转进入触发器的形式延续直至最后一组CLB。本专利技术的优点是1)以移位寄存器链模式测试FPGA电路的M根单长线，可以测试M根为一组的单长线的任意2根信号之间的桥接故障；2)仅用四段配置码即可测试所有CLB的单长线及其直连开关；3)通过Blockram的初始配置，简化了测试流程，便于用户操作；4)故障定位准确，事实上采用四次配置，后两次配置CLB位置偏离量为4的情况下，故障定位可精确到四个CLB的直连开关或单长线；在故障定位要求极端精确的情况下(譬如需要对某批次的故障芯片进行故障分析)，可将CLB位置偏离量定义为1，总计采用十次配置，故障定位即可精确到具体的唯一确定的CLB对应的直连开关或单长线。附图说明图1是水平单长线测试整体结构示意图。图2是水平单长线自左至右测试具体结构示意图。图3是CLB内部电路原理图。图4是测试电路门级仿真波形图。具体实施例方式下面结合附图和实施例对本专利技术作进一步说明。本测试方法的实施对象基于 Xilinx公司Virtex 系统架构的任何FPGA。基于该架构的FPGA通常包括嵌入式块存储器(Blockram)、可编程输入输出单元anput/Output Block, IOB)、大量可编程逻辑单元(Configurable Logic Block, CI^)和可编程互连资源，经典对称式的FPGA互连资源包括互联开关盒(Switch Box, SB)、输入开关盒(Input Mux, IMUX)、输出开关盒(Output Mux, 0MUX)，IOB模块开关盒、以及互连线段(具体包括单长线、六长线、长线、三态总线等资源)。图1，2所示为基于Xilinx公司Virtex 系统架构的FPGA逻辑结构示意图，图中包括Ι0Β 1，IOB的输入开关盒2，IOB的互联开关盒3，CLB 4，CLB的输入开关盒(IMUX) 5，CLB的输出开关盒(OMUX) 6，CLB的SliceO 7，CLB的Slicel 8，CLB的互连开关盒(SB) 9。基于上述架构的FPGA，I0B的物理位置依据顶层、底层、右侧、左侧分别命名为TCi、BCi、 RRi、LRi，i=l，2，3，…。其中C表示列，R表示行。顶层、底层的每个开关盒对应2个Ι0Β， 右侧、左侧的每个开关盒对应3个Ι0Β。图中各CLB模块对应的布线开关按χ行y列标记为 CLB_RxCy。本专利技术通过四次配置完成基于Virtex架构的FPGA单长线及其直连开关的测试。 水平单长线测试行与行之间采用蛇行结构布局，即奇数行测试自左至右的布线偶数行测试自右至左的单长线布线。每行内部以4个布线开关为一组，每个布线开关输出6根单本文档来自技高网...

【技术保护点】
１．　一种ＦＰＧＡ单长线及其直连开关的测试方法，其特征是通过四次配置完成基于Ｖｉｒｔｅｘ架构的ＦＰＧＡ单长线及其直连开关的测试；第一次配置包括如下步骤：１１）由左侧顶部的两个Ｂｌｏｃｋｒａｍ以只读模式，依地址计数器的结果输出２４根ＤＯ信号，连入第一组ＣＬＢ中；所述第一组ＣＬＢ是指ＦＰＧＡ第一行前四列的４个ＣＬＢ；１２）步骤１１）所述第一组ＣＬＢ中，序号为奇数的ＤＯ信号连入触发器，序号为偶数的ＤＯ信号连入组合逻辑，最终２４根信号分别经由第一组的４个ＣＬＢ对应的ＯＭＵＸ输出，每个ＯＭＵＸ输出６根信号；１３）将步骤１１）所述第一组ＣＬＢ输出的２４根水平单长线与第二组ＣＬＢ之间的水平直连开关选通；所述第二组ＣＬＢ是指步骤１１）所述第一组ＣＬＢ右边的４个ＣＬＢ；１４）在２４根信号进入步骤１３）所述第二组ＣＬＢ对应的ＩＭＵＸ时，将奇数位的信号与偶数位互换；１５）按照步骤１２）、１３）、１４）循环进行直至第一行结束，然后转入下一行，行与行之间采用蛇形通路进行；１６）将Ｂｌｏｃｋｒａｍ的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，２４根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这２４根信号之中任何两根之间均依次出现｛００、０１、１１、１０｝四种关系；所述步骤１３）中水平直连开关是指水平由左至右的直连开关；所述步骤１５）中行与行之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的ＣＬＢ外的所有水平单长线及其直连开关；第二次配置包括如下步骤：２１）由左侧顶部的两个Ｂｌｏｃｋｒａｍ以只读模式，依地址计数器的结果输出２４根ＤＯ信号，连入第一组ＣＬＢ中；此次所述第一组ＣＬＢ为ＦＰＧＡ第一列前四行的４个ＣＬＢ；２２）步骤２１）所述第一组ＣＬＢ中，序号为奇数的ＤＯ信号连入触发器，序号为偶数的ＤＯ信号连入组合逻辑，最终２４根信号分别经由第一组的４个ＣＬＢ对应的ＯＭＵＸ输出，每个ＯＭＵＸ输出６根信号；２３）将步骤２１）所述第一组ＣＬＢ输出的２４根垂直单长线与第二组ＣＬＢ之间的垂直直连开关选通；此次所述第二组ＣＬＢ是指步骤２１）所述第一组ＣＬＢ下方的４个ＣＬＢ；２４）在２４根信号进入步骤２３）所述第二组ＣＬＢ对应的ＩＭＵＸ时，将奇数位的信号与偶数位互换；２５）按照步骤２２）、２３）、２４）循环进行直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进行；２６）将Ｂｌｏｃｋｒａｍ的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，２４根传输信号波形一致，但相邻信号之间间隔一个时钟周期；且这２４根信号之中任何两根之间均依次出现｛００、０１、１１、１０｝四种关系；第三次配置，将第一次配置中的ＣＬＢ位置依次向右移４列，其余步骤不变；第四次配置，将第二次配置中的ＣＬＢ位置依次向下移４行，其余步骤不变。...

【技术特征摘要】

【专利技术属性】
技术研发人员：陆峰，徐彦峰，于大鑫，陈诚，季正凯，李晓磊，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：32