本发明专利技术公开了一种通过芯片内部稳压器供电的数字集成电路的上电复位电路，包括基准源发生器、稳压器、数字内核、均与VDD_H相连的迟滞采样电压比较器、滤波整形输出电路和电平转换器，基准源发生器通过VDD_H产生VREF给稳压器，稳压器通过VDD_H产生与VREF成比例的VDD_L给数字内核；迟滞采样电压比较器输入连VREF、VDD_L和PORB_H，输出连VCMP；滤波整形输出电路输入连VCMP，输出连PORB_H；电平转换器输入连PORB_H，输出连PORB_L，PORB_L输入数字内核。本发明专利技术对VDD_H和VDD_L的上电速度或斜率均不敏感，能精确设定上电复位结束时VDD_L的电压。
【技术实现步骤摘要】
本专利技术涉及模拟-数字混合信号集成电路设计领域，特别是涉及一种通过芯片内部稳压器供电的数字集成电路的上电复位(Power-On-Reset)电路。
技术介绍
在数字集成电路中，存在大量的触发器(Flip-Flop)、寄存器之类的子电路，只有在芯片的电源电压达到一定的水平后，这些数字子电路才能正常工作，当芯片电源电压低于某个正常电压值的时候，数字电路的逻辑便会引起混乱。当芯片的供电电压加载后，会有一个上电过程，在这个过程当中，数字电路中的寄存器等子电路的状态无法确定，需要进行复位操作，使数字电路在电源电压达到正常水平后进入到预设的状态中，这段初始化的复位操作需要上电复位电路来提供复位逻辑信号。目前的深亚微米半导体制造工艺可以同时提供多种耐压的有源器件，为了提高集成度、降低制造成本，一般芯片的数字内核都尽可能的采用低压器件，但是芯片的外部使用环境等因素限制了芯片接口的供电不能随意降低，因此需要稳压器来做降压处理。现在大量的集成电路，尤其是模拟-数字混合信号集成电路，内部都是采用双电源供电，即芯片接口为3. 3V等高电压供电，芯片内部通过一个稳压器(Regulator)或者其他的降压转换器， 产生1.8V或者其他的低电压，给内部的数字电路(亦称内核)等供电参见图1所示，传统的上电复位电路包括电阻R1、电容Cl、施密特触发器和反相器，电阻Rl —端连电源VDD，另一端与电容Cl 一端相连，电容Cl另一端接地VSS，电阻Rl 与电容Cl的连接点连施密特触发器的输入端，施密特触发器的输出端连反相器的输入端， 反相器的输出端连上电复位信号P0RB，施密特触发器通过电源VDD和地VSS供电。传统的上电复位电路存在以下缺点(1)对电源VDD的上电速度或者斜率敏感。这个敏感度主要由电阻Rl-电容Cl组合所产生的时间常数来决定。如果VDD的上电速度比较快，而电容Cl上的电压来不及跟随 VDD变化，那么可以产生如图2所示的PORB信号(本文中的上电复位信号均是低电平有效信号)，完成上电复位操作。但是如果上电过缓，而芯片的面积限定了无法设计较大的电阻和电容，那么就有可能无法产生有效的上电复位信号P0RB，也就是说PORB会随着VDD的上升而一直上升。(2)在上电过程中，输出的上电复位信号PORB结束时的VDD电压(即图2中的上电复位结束电压点)不可控，当上电复位信号结束时，无法保证电源电压达到预定的正常水平。如果VDD并未达到正常水平，上电复位信号就结束，则意味着没有成功进行复位。
技术实现思路
本专利技术的目的是为了克服上述
技术介绍
的不足，提供一种通过芯片内部稳压器供电的数字集成电路的上电复位电路，不仅对电源VDD_L的上电速度或者斜率不敏感，而且能够精确设定上电复位结束时电源VDD_L的电压点Vthr。4 本专利技术提供的通过芯片内部稳压器供电的数字集成电路的上电复位电路，包括基准源发生器、稳压器和数字内核，所述基准源发生器通过电源VDD_H产生基准电压VREF并输出到稳压器，稳压器通过VDD_H产生与VREF成比例的电源VDD_L，输出到数字内核，还包括均与VDD_H相连的迟滞采样电压比较器、滤波整形输出电路和电平转换器，所述迟滞采样电压比较器的输入端分别连接VREF、VDD_L和复位信号P0RB_H，输出端连接VCMP ；所述滤波整形输出电路的输入端连接VCMP，输出端连接P0RB_H ；所述电平转换器的输入端连接 P0RB_H，输出端连接上电复位信号P0RB_L，将所述上电复位信号P0RB_L输入到数字内核。 在上述技术方案中，所述迟滞采样电压比较器包括比较器、选择开关Kl、顺次相连的电阻R2、R3和R4，所述选择开关Kl的两个输入端分别连接到电阻R2、R3的连接点Vl和电阻R3、R4的连接点V2，输出端连接比较器的负输入端，比较器的正输入端连接VREF，输出端连接VCMP。在上述技术方案中，所述电阻R2 R4接在VDD_L和地VSS之间，所述比较器通过 VDD_H 禾口 VSS 供电。在上述技术方案中，所述选择开关Kl的开关选择控制端为PORBJL在上述技术方案中，所述选择开关Kl采用由CMOS传输门构成的二选一选择器。在上述技术方案中，所述滤波整形输出电路包括PMOS管M4、NMOS管M5、电容C2、 施密特触发器和反相器，所述PMOS管M4的栅极和NMOS管M5的栅极均与VCMP相连，PMOS 管M4的漏极和NMOS管M5的漏极相连，节点为VCHG，电容C2连接在VCHG和地VSS之间； 所述施密特触发器的输入端与VCHG相连，输出端与所述反相器的输入端相连，反相器的输出端连接PORBJL在上述技术方案中，所述滤波整形输出电路还包括恒流源Il和12，所述PMOS管 M4的源极通过恒流源Il与VDD_H相连，所述NMOS管M5的源极通过恒流源12与地VSS相连，所述施密特触发器通过VDD_H和地VSS供电。在上述技术方案中，所述滤波整形输出电路还包括两个电阻，所述PMOS管M4的源极通过一个电阻与VDD_H相连，所述NMOS管M5的源极通过另一个电阻与地VSS相连，所述施密特触发器通过VDD_H和地VSS供电。在上述技术方案中，所述电平转换器包括PMOS管M1、NM0S管M2 M3和电阻R5， 所述PMOS管Ml的栅极和NMOS管M2的栅极均与P0RB_H相连，PMOS管Ml的漏极和NMOS管 M2的漏极相连，再连接到NMOS管M3的栅极，NMOS管M3的漏极与电阻R5的一端相连，节点为上电复位信号P0RB_L。在上述技术方案中，所述PMOS管Ml的源极与VDD_H相连，NMOS管M2 M3的源极均接地VSS，电阻R5的另一端与VDD_L相连。与现有技术相比，本专利技术的优点如下(1)对电源VDD_H和VDD_L的上电速度或者斜率均不敏感。一般在上电过程中， VREF很快就能跟随VDD_H上升，并且达到VRFE的稳定电压，而且VREF稳定所需的最低VDD_ H电压点一般会比VDD_L稳定所需的最低VDD_H电压点要低。VDD_L本身也是要通过VREF 作为参考电压来产生，只有VREF稳定了，VDD_L才可能稳定；其次，VDD_L 一般都有数字内核作为负载，在上电过程中也会从抽取电流，减慢其电压上升的速度；另外，VDD_L 是由芯片内部的稳压器或者电压转换器产生，一般会在片外接到一个大的滤波电容CL0AD，所以VDD_L上升的速度相对于VREF很慢，迟滞采样电压比较器能可靠的工作，检测出VDD_ L相对于VREF的高低变化情况。(2)能够精确设定上电复位结束时电源VDD_L的电压点Vthr，Vthr = VREF* ，只要合理选取电阻R2、R3、R4的阻值，就能够任意设定数字内核所需的安全工作电压，从而保证上电复位有效。附图说明图1是传统上电复位电路的电路图；图2是传统上电复位电路主要信号的波形示意图；图3是本专利技术实施例的电路图；图4是本专利技术实施例中迟滞采样电压比较器的电路图；图5是本专利技术实施例中滤波整形输出电路的电路图；图6是本专利技术实施例中电平转换器的电路图；图7是本专利技术实施例主要信号的波形示意图。具体实施例方式下面结合附图及实施例对本专利技术作进一步的详细描述。参见图3所示，本专利技术实施例提供的通过芯片内部稳压器供电本文档来自技高网...
【技术保护点】
１．一种通过芯片内部稳压器供电的数字集成电路的上电复位电路，包括基准源发生器、稳压器和数字内核，所述基准源发生器通过电源ＶＤＤ＿Ｈ产生基准电压ＶＲＥＦ并输出到稳压器，稳压器通过ＶＤＤ＿Ｈ产生与ＶＲＥＦ成比例的电源ＶＤＤ＿Ｌ，输出到数字内核，其特征在于：还包括均与ＶＤＤ＿Ｈ相连的迟滞采样电压比较器、滤波整形输出电路和电平转换器，所述迟滞采样电压比较器的输入端分别连接ＶＲＥＦ、ＶＤＤ＿Ｌ和复位信号ＰＯＲＢ＿Ｈ，输出端连接ＶＣＭＰ；所述滤波整形输出电路的输入端连接ＶＣＭＰ，输出端连接ＰＯＲＢ＿Ｈ；所述电平转换器的输入端连接ＰＯＲＢ＿Ｈ，输出端连接上电复位信号ＰＯＲＢ＿Ｌ，将所述上电复位信号ＰＯＲＢ＿Ｌ输入到数字内核。
【技术特征摘要】
【专利技术属性】
技术研发人员：秦大威，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：83
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