本发明专利技术公开了一种随机时间-数字转换器，包括输入切换电路、STDC阵列、编码器，其中时钟电路将两个时钟信号分别输入至输入切换电路的两个输入端，输入切换电路将时钟电路输入的两个时钟信号以轮换交叉换位的形式输送给STDC阵列的两个输入端，并同时输出触发控制信号至编码器；STDC阵列中每个比较器都独立的对两个时钟信号的快慢进行判断，并将判断结果送入编码器汇总处理，编码器输出两个时钟信号的相位差的大小和正负。本发明专利技术并利用STDC的随机特性，使STDC阵列中的等效比较器数量翻倍，最大程度的消除器件失配和工艺、电源电压、温度对电路的影响，相对于传统的STDC电路具有节省硬件，功耗低，面积小的特点。
【技术实现步骤摘要】
本专利技术涉及一种含输入切换电路的随机时间-数字转换器，可鉴别两个时钟信号上升沿的时间差并以数字形式表达出来。
技术介绍
TDC (Time-Digital Converter，时间-数字转换器)在集成电路中有着广泛的应用，主要用来为数字锁相环提供相位鉴别。此外，在核医学影像，激光范围探测，高能物理中检测粒子的半衰期等许多应用场合都依赖TDC来鉴别微小的时间(相位)差。TDC采用全数字工艺实现，随着工艺尺寸逐渐缩小，具有可移植性好的优势。此外，全数字的TDC电路具有更好的噪声免疫特性，功耗也更低。由于TDC是将时间(相位)差量化为数字输出，相对于传统的鉴频鉴相器，无论是鉴别精度还是锁定时间都大大提高了。TDC是一种取代传统鉴相器的鉴别时间(相位)差的电路。在数字锁相环中，TDC输出的数字控制字反映了两个输入信号上升沿的时间差，并直接驱动振荡器调整频率，因此对于TDC的鉴定精度要求很高。第一种常用的结构是延迟线TDC，通过一串延迟很小的反相器串联构成延迟线，让其中一个输入信号通过延迟线传输，每经过一级延迟后与另一个输入信号比较，以此鉴别出两个信号上升沿的时间差。这种结构的TDC的分辨率等于每一级延迟器的延迟时间，因此对于工艺的依赖性非常严重，同时偏差很大，而且分辨率的进一步改善也受到限制。另一种实现结构是随机时间-数字转换器(STDC)。当两个信号相位接近的时候， 由于PVT的影响和器件的失配，比较器的判决会产生不确定性。而由这种不确定性导致的误差服从高斯分布。使用一定数量的相同的比较器组成阵列，采集它们的输出并进行分析， 进而可以得到信号相位差的信息。这种结构可以达到很精细的分辨率，且对PVT的耐受性较好。但是由于可达到的分辨率与使用的比较器数量直接相关，因此，分辨率的改善需要较多的比较器数量，功耗、面积和硬件消耗都要不可避免的增大。
技术实现思路
本专利技术所要解决的技术问题是针对
技术介绍
的缺陷，提供一种使用输入自动切换技术，包含输入切换电路的STDC。本专利技术为解决上述技术问题采用以下技术方案一种随机时间-数字转换器，包括STDC阵列和编码器，还包括输入切换电路，其中时钟电路将两个时钟信号分别输入至输入切换电路的两个输入端，输入切换电路将时钟电路输入的两个时钟信号以轮换交叉换位的形式输送给STDC阵列的两个输入端，并同时输出触发控制信号至编码器；STDC阵列中每个比较器都独立的对两个时钟信号的快慢进行判断， 并将判断结果送入编码器汇总处理，编码器输出两个时钟信号的相位差的大小和正负。进一步的，本专利技术的随机时间-数字转换器，所述输入切换电路包括一个D触发器、四个与门和两个或门；其中，第一时钟信号分别接D触发器的时钟端、第二与门和第三与门的第二输入端；D触发器的触发信号输出端分别接第一与门、第三与门的第一输入端以及编码器的第一输入端，D触发器输出的触发信号经过一级反相之后分别接D触发器的D输入端、第二与门和第四与门的第一输入端；第二时钟信号分别接第一与门和第四与门的第二输入端；第一与门和第二与门的输出端接第一或门的输入端，第三与门和第四与门的输出端接第二或门的输入端；第一或门、第二或门的输出端分别作为输入切换电路的第一输出端和第二输出端。进一步的，本专利技术的随机时间-数字转换器，所述STDC阵列由64个相同的比较器单元构成，所述比较器单元采用传统的差分比较器级联RS锁存器的结构。进一步的，本专利技术的随机时间-数字转换器，所述编码器采用64输入-7输出编码器。本专利技术采用以上技术方案与现有技术相比，具有以下技术效果本专利技术通过在STDC的输入端加入了输入切换电路，对两个输入信号的上升沿实现交替切换操作，并驱动STDC，使两个输入信号交替连接比较器的输入端，从而最大程度的消除器件失配和工艺、电源电压、温度(PVT)对电路的影响，并充分利用了比较器的随机特性，使 STDC中的等效比较器数量翻番。在STDC达到同样分辨率的条件下，使用的比较器数量减半，从而使硬件消耗、功耗、面积都达到减半的目的。附图说明图1为本专利技术的STDC主体电路框图。图2为本专利技术的输入切换电路的门级电路原理图。图3为本专利技术的输入切换电路的行为仿真图。图4为本专利技术的STDC与传统的STDC传输特性对比图；其中图4_a是传统的STDC 传输特性图，图4-b是本专利技术的STDC传输特性图。图5为本专利技术的STDC的线性区传输特性图；其中实线是STDC的实际传输特性曲线，虚线是理想的传输曲线。图中标号clkl 第一时钟信号，clk2 第二时钟信号，sw 触发信号，outl 输入切换电路的第一输出端，out2 输入切换电路的第二输出端，ANDl 第一与门，AND2:第二与门，AND3:第三与门，AND4:第四与门，0R1:第一或门，0R2:第二或门。具体实施例方式下面结合附图对本专利技术的技术方案做进一步的详细说明如图1所示，该随机时间-数字转换器包含输入切换电路、STDC阵列和编码器三个部分，输入切换电路由数字逻辑电路实现，STDC阵列由64个相同的比较器单元构成，编码器是由sw信号控制的64-7编码器。两个时钟输入信号clkl、clk2接到输入切换电路的输入端，输入切换电路的输出outl、out2分别连接STDC阵列中每个比较器的输入端，输出信号 sw连接编码器作为控制信号，是由clkl的下降沿触发的二分频信号。STDC产生的64位判决结果连接编码器，编码器产生7bit输出。如图2所示，输入切换电路由数字逻辑电路实现，包含一个下降沿触发的D触发器，四个与门，两个或门。STDC阵列由64个相同的比较器单元构成，比较器单元采用经典的差分比较器级联RS锁存器的结构。输入切换电路的主体部分由一个下降沿触发的D触发器，四个与门AND1、AND2、 AND3、AND4，两个或门0R1、0R2组成。clkl接D触发器的时钟端，输出sw分别接与门ANDl和 AND3的一个输入端，并经过一级反相器之后接D触发器的输入端D、与门AND2和AND4的一个输入端。时钟信号clkl接与门AND2和AND3的另一个输入端，clk2接与门ANDl和AND4 的另一个输入端。与门ANDl和AND2的输出接或门ORl的输入，与门AND3和AND4的输出接或门0R2的输入。ORl和0R2的输出分别作为整个输入切换电路的输出out2和outl。图3为本专利技术的输入切换电路的行为仿真图。从图中可以看出，当sw为1时，输出outl的上升沿与输入clkl的上升沿对齐，输出out2的上升沿与输入clk2的上升沿对齐；而当sw为O时，输出outl的上升沿与输入clk2的上升沿对齐，输出out2的上升沿与输入clkl的上升沿对齐，实现了输入上升沿的交替切换。图4为本专利技术的STDC与传统的STDC传输特性对比图；其中图4_a是传统的STDC 传输特性图，图4-b是本专利技术的STDC传输特性图。从图4-a和图4_b的对比中可以看出， 两种电路具有相同的有效鉴定范围；但是同样对于8 X 8的比较器阵列，传统的STDC只有6 位输出，本专利技术的STDC可以有7位输出。在同样的硬件消耗条件下，本专利技术的STDC明显具有更高的精度。同样，如果要实现7bit的输出精度，本专利技术的STDC只需要64个比较器，而传统的STDC却需要1本文档来自技高网...
【技术保护点】
１．一种随机时间－数字转换器，包括ＳＴＤＣ阵列和编码器，其特征在于：还包括输入切换电路，其中时钟电路将两个时钟信号分别输入至输入切换电路的两个输入端，输入切换电路将时钟电路输入的两个时钟信号以轮换交叉换位的形式输送给ＳＴＤＣ阵列的两个输入端，并同时输出触发控制信号至编码器；ＳＴＤＣ阵列中每个比较器都独立的对两个时钟信号的快慢进行判断，并将判断结果送入编码器汇总处理，编码器输出两个时钟信号的相位差的大小和正负。
【技术特征摘要】
【专利技术属性】
技术研发人员：吴建辉，王子轩，张萌，黄成，陈超，黄福青，吉新村，江平，
申请(专利权)人：东南大学，
类型：发明
国别省市：32
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。