四倍数据速率QDR控制器及其实现方法技术

本发明专利技术公开了四倍数据速率QDR的控制器及实现方法，所述控制器包括：仲裁器(101)，控制状态机(102)，读数据采样时钟生成模块(103)，读数据通路模块(104)，读数据通路校准模块(105)。仲裁器根据控制状态机的状态对命令和数据进行仲裁；读数据采样时钟生成模块生成同源同频异相的读数据采样时钟；读数据通路校准模块在控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟；读数据通路模块根据确定的采样时钟，将非系统时钟域的正沿读数据和负沿读数据同步到系统时钟域。本发明专利技术读延时小且不需要可编程延迟器件、易于实现。

【技术实现步骤摘要】

本专利技术涉及数据传输
，尤其涉及网络交换设备中的一种四倍数据速率 QDR控制器及其实现方法。
技术介绍
QDRII SRAM (Quad-Data Rate Static Random Access Memory,四倍数据速率的静态随机接入存储器)器件是为满足更高的带宽存储要求而开发，以网络和电信应用为目标。基本的QDR架构具有独立的读、写数据通路，便于同时操作。每个时钟周期内，两个通路均使用双倍数据速率(DDR)传输发送两个字，一个在时钟上升沿发送，一个在时钟下降沿发送。在每个时钟周期内会传输四个总线宽度的数据(两个读和两个写)，这就是四倍数据速率的由来。QDR控制器设计有如下两种常见的方法(1)用异步FIF0(First In First Out，先入先出)将QDRII SRAM的读数据同步到系统时钟域，其优点是简单易行、可靠性好，缺点是读延时较长，一般在8个时钟周期以上；(2)用可编程延迟器件延迟QDRII SRAM的读数据，同步到系统时钟域，优点是读延时较短，一般为6-8个时钟周期，缺点是有些ASIC厂家没有配置可编程延迟器件，在此情况下则不能实现QDR控制器。
技术实现思路
本专利技术所要解决的技术问题在于，提出了一种四倍数据速率QDR控制器及其实现方法，用以克服现有QDR控制器读延时大或依赖于可编程延迟器件的缺点，实现读延时小且不需要可编程延迟器件的四倍数据速率QDR数据读写。本专利技术提供一种四倍数据速率QDR的控制器，包括仲裁器(101)，控制状态机(102)，读数据采样时钟生成模块(103)，读数据通路模块(104)，读数据通路校准模块 (105)，其中仲裁器，用于根据控制状态机的状态对命令和数据进行仲裁；控制状态机，用于管理四倍数据速率QDR控制器的状态，为仲裁器仲裁命令和数据提供状态依据；读数据采样时钟生成模块，用于生成同源同频异相的读数据采样时钟；读数据通路校准模块，用于在控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中，分别确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟；读数据通路模块，用于根据读数据通路校准模块确定的采样时钟，将非系统时钟域的正沿读数据和负沿读数据同步到系统时钟域。所述四倍数据速率QDR的控制器还包括物理层模块(105)，用于完成仲裁器的具体命令的执行和读数据通路模块对数据5的访问操作；寄存器管理模块(106)，用于处理来自CPU的对控制状态机和物理层的配置信息。所述读数据通路校准模块，包括校准控制状态机(1051)，校准写命令发生器 (1052)，校准读命令发生器(1053)，校准控制状态机(1054)，读数据通路选择信号生成器 (1055)；其中控制状态机的状态指示为“读数据通路校准状态”时，校准控制状态机跳转到写训练字状态，使能校准写命令发生器生成校准写命令和写训练字，经仲裁器和物理层写入 QDRII SRAM 器件；校准写命令完成后，校准控制状态机跳转到读训练字状态，使能校准读命令发生器生成校准读命令，经仲裁器和物理层写入QDRII SRAM器件；校准读命令完成后，校准控制状态机跳转到读训练字检测状态，使能读数据检测器分别检测来自读数据通路模块的正沿读数据与训练字正沿数据的一致性，检测来自读数据通路模块的负沿读数据与训练字负沿数据的一致性，记录读数据检测结果；读训练字检测完成后，校准控制状态机跳转到读数据通路选择信号生成状态，使能读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号。所述读数据采样时钟生成模块生成的同源同频异相的读数据采样时钟，包括4个读数据采样时钟 sys_clk，sys_clk_90、sys_clk_180 和 sys_clk_270。所述读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号的选择方式包括如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内采样数据与训练字一致的时钟个数，选择其中一个作为采样读数据的读数据通路；如果4个采样时钟采样到的读数据中有且仅有3个与训练字一致，从一致的3个连续时钟中选择中间的采样时钟为采样读数据的读数据通路；如果4个采样时钟采样到的读数据中仅有2个或少于2个与训练字一致，则报错。所述读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号，如果4个采样时钟采样到的读数据均与训练字一致，则在一个系统时钟周期内，4个时钟采样数据均与训练字一致，选择sys_Clk_180采样读数据的读数据通路；在一个系统时钟周期内，3个时钟采样数据与训练字一致，下一系统时钟周期内，1 个时钟采样数据与训练字一致，选择sys_Clk_270采样读数据的读数据通路；在一个系统时钟周期内，2个时钟采样数据与训练字一致，下一系统时钟周期内，2 个时钟采样数据与训练字一致，选择sys_clk采样读数据的读数据通路；在一个系统时钟周期内，1个时钟采样到得数据与训练字一致，下一系统时钟周期内，3个时钟采样数据与训练字一致，选择sys_Clk_90采样读数据的读数据通路。本专利技术还提供一种四倍数据速率QDR的控制器的实现方法，包括采用同源同频异相的4个时钟采样读数据；根据各时钟采样数据的结果，确定读数据的采样时钟；按所确定的采样时钟将读数据同步到系统时钟域。其中，所述同源同频异相的读数据采样时钟，包括4个读数据采样时钟sys_Clk， sys_clk_90、sys_clk_180 禾口 sys_clk_270。所述根据各时钟采样数据的结果确定读数据的采样时钟的步骤，是由读数据通路校准模块在QDR控制器的控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中，分别确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟。所述同源同频异相的读数据采样时钟包括4个sys_Clk，sys_clk_90, sys_ clk_180和sys_Clk_270 ；所述根据各时钟采样数据的结果确定读数据的采样时钟的步骤， 具体分为如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内采样数据与训练字一致的时钟个数，从所述4个采样时钟中选择其中一个为采样读数据的读数据通路；如果4个采样时钟采样到的读数据中有且仅有3个与训练字一致，从一致的3个连续时钟中选择中间的采样时钟为采样读数据的读数据通路；如果4个采样时钟采样到的读数据中仅有2个或少于2个与训练字一致，则报错。进一步地，所述如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内采样数据与训练字一致的时钟个数，选择其中一个作为采样读数据的读数据通路，具体又分为在一个系统时钟周期内，4个时钟采样数据均与训练字一致，选择sys_Clk_180采样读数据的读数据通路；在一个系统时钟周期内，3个时钟采样数据与训练字一致，下一系统时钟周期内，1 个时钟采样数据与训练字一致，选择sys_Clk_270采样读数据的读数据通路；在一个系统时本文档来自技高网...

【技术保护点】
１．一种四倍数据速率ＱＤＲ的控制器，包括：仲裁器（１０１），控制状态机（１０２），读数据采样时钟生成模块（１０３），读数据通路模块（１０４），读数据通路校准模块（１０５），其中：仲裁器，用于根据控制状态机的状态对命令和数据进行仲裁；控制状态机，用于管理四倍数据速率ＱＤＲ控制器的状态，为仲裁器仲裁命令和数据提供状态依据；读数据采样时钟生成模块，用于生成同源同频异相的读数据采样时钟；读数据通路校准模块，用于在控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中，分别确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟；读数据通路模块，用于根据读数据通路校准模块确定的采样时钟，将非系统时钟域的正沿读数据和负沿读数据同步到系统时钟域。

【技术特征摘要】
1.一种四倍数据速率QDR的控制器，包括仲裁器(101)，控制状态机(102)，读数据采样时钟生成模块(103)，读数据通路模块(104)，读数据通路校准模块(105)，其中仲裁器，用于根据控制状态机的状态对命令和数据进行仲裁；控制状态机，用于管理四倍数据速率QDR控制器的状态，为仲裁器仲裁命令和数据提供状态依据；读数据采样时钟生成模块，用于生成同源同频异相的读数据采样时钟；读数据通路校准模块，用于在控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中，分别确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟；读数据通路模块，用于根据读数据通路校准模块确定的采样时钟，将非系统时钟域的正沿读数据和负沿读数据同步到系统时钟域。2.如权利要求1所述的控制器，其特征在于，还包括物理层模块(105)，用于完成仲裁器的具体命令的执行和读数据通路模块对数据的访问操作；寄存器管理模块(106)，用于处理来自CPU的对控制状态机和物理层的配置信息。3.如权利要求1所述的控制器，其特征在于，所述读数据通路校准模块，包括校准控制状态机(1051)，校准写命令发生器(1052)，校准读命令发生器(1053)，校准控制状态机 (1054)，读数据通路选择信号生成器(1055)；其中控制状态机的状态指示为“读数据通路校准状态”时，校准控制状态机跳转到写训练字状态，使能校准写命令发生器生成校准写命令和写训练字，经仲裁器和物理层写入QDRII SRAM器件；校准写命令完成后，校准控制状态机跳转到读训练字状态，使能校准读命令发生器生成校准读命令，经仲裁器和物理层写入QDRII SRAM器件；校准读命令完成后，校准控制状态机跳转到读训练字检测状态，使能读数据检测器分别检测来自读数据通路模块的正沿读数据与训练字正沿数据的一致性，检测来自读数据通路模块的负沿读数据与训练字负沿数据的一致性，记录读数据检测结果；读训练字检测完成后，校准控制状态机跳转到读数据通路选择信号生成状态，使能读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号。4.如权利要求1所述的控制器，其特征在于，所述读数据采样时钟生成模块生成的同源同频异相的读数据采样时钟，包括4个读数据采样时钟sys_Clk，sys_clk_90, sys_ clk_180 和 sys_clk_270。5.如权利要求3所述的控制器，其特征在于，所述读数据采样时钟生成模块生成的同源同频异相的读数据采样时钟包括4个读数据采样时钟SyS_clk，sys_clk_90, sys_ clk_180 和 sys_clk_270 ；所述读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号的选择方式包括如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内采样数据与训练字一致的时钟个数，选择其中一个作为采样读数据的读数据通路；如果4个采样时钟采样到的读数据中有且仅有3个与训练字一致，从一致的3个连续时钟中选择中间的采样时钟为采样读数据的读数据通路；如果4个采样时钟采样到的读数据中仅有2个或少于2个与训练字一致，则报错。6.如权利要求4所述的控制器，其特征在于，所述读数据通路选择信号生成器根据读数...

【专利技术属性】
技术研发人员：丁己善，黄炜，赖伟，王建兵，于克东，廖智勇，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94