一种应用于时钟数据恢复的鉴相器电路制造技术

本发明专利技术公开了一种应用于时钟数据恢复的鉴相器电路，本电路利用时钟信号分别对随机数据信号、随机数据延迟后的信号进行鉴相，判断时钟信号的上升沿是否处于随机数据信号、随机数据延迟信号上升沿的中点，从而输出相位超前或者滞后的标志信号，最终使得时钟数据恢复，电路恢复后的时钟信号对恢复后的数据信号处于最佳采样点，另外此鉴相器利用时钟沿同时对两个数据沿进行鉴相，其鉴相器增益是普通鉴相器增益的两倍，从而增大了时钟数据恢复电路的环路增益，拓宽了锁定捕获范围，减小了锁定时间，提高了时钟数据恢复电路的性能。

【技术实现步骤摘要】

本专利技术主要涉及到对随机数据进行鉴相的电路设计领域，特指一种应用于时钟数据恢复的鉴相器电路。
技术介绍
对高数据带宽的需求驱动着高速串行链路的发展，一个典型的链路通常包括三个部分发送器、信道以及接收器，在一般的设计实践中，通常将发送器和接收器组合在一起，称为收发器，收发器在高速串行传输技术中起着非常重要的作用，其带宽决定了高速链路的性能，而设计实现高性能的收发器的主要困难集中于时钟数据恢复(Clock Data Recovery, CDR)电路的设计。在高速串行传输技术中，数据发送方在将数据进行编码后向接收方传送，发送方与接收方没有共享的时钟信号进行数据的同步，接收方在收到数据后，需要从接收到的嵌入在不归零(Non-return to zero，NI^)格式的数据流中恢复出时钟信号以实现同步操作， 实现这一功能的电路就称为时钟数据恢复电路。时钟数据恢复电路接收的数据是随机数据，因此，其中的鉴相器也必须能够对随机数据进行鉴相，这一点与针对频率综合的PLL中的鉴相器有所不同，CDR中鉴相器要能对随机数据进行鉴相，它必须具有两个方面的功能其一，能够检测数据跳变；其二，能够检测相位差，根据鉴相器的输出与相位差之间的关系，可将鉴相器分为线性鉴相器和二进制鉴相器两种，大部分的线性鉴相器基于的是Hogge结构，该结构输出一个宽度与相位差成正比的Up或Dn信号，而二进制鉴相器基于的是Alexander结构，它根据输入数据和时钟信号之间超前或滞后的关系，输出一个等宽度的UP或DN信号，而常见的线性鉴相器和二进制鉴相器都有鉴相精度和鉴相器增益不足的问题。
技术实现思路
本专利技术要解决的问题就在于针对现有技术存在的技术问题，提供一种与工艺无关的、应用于时钟数据恢复的鉴相器电路。本专利技术提出的解决方案为利用时钟信号分别对随机数据信号、随机数据延迟后的信号进行鉴相，判断时钟信号的上升沿是否处于随机数据信号，随机数据延迟信号上升沿的中点，从而输出相位超前或者滞后的标志信号，最终使得时钟数据恢复电路恢复后的时钟信号对恢复后的数据信号处于最佳采样点，另外此鉴相器利用时钟沿同时对两个数据沿进行鉴相，其鉴相器增益是普通鉴相器增益的两倍，从而增大了时钟数据恢复电路的环路增益，拓宽了锁定捕获范围，减小了锁定时间，提高了时钟数据恢复电路的性能。与现有技术相比，本专利技术的优点就在于1、性能优异利用时钟沿同时对两个数据沿进行鉴相，其鉴相器增益是普通鉴相器增益的两倍，提高了时钟数据恢复电路的环路增益，拓宽了锁定捕获范围，减小了锁定时间， 提高了时钟数据恢复电路的性能。2、结构简单本专利技术中提出的电路结构都是采用的一些常见的、简单的数字电路， 结构简单，且无须依赖于特定工艺。附图说明图1是本专利技术的电路原理示意图； 图2是本专利技术的电路信号波形示意具体实施例方式以下将结合附图和具体实施对本专利技术做进一步详细说明。如图1所示，本专利技术是一种应用于时钟数据恢复的鉴相器电路，由4个延迟缓冲器 BUF1、BUF2、BUF3、BUF4和4个三输入或非门U1、U2、U3、U4以及2个两输入或非门U5、U6组成，结构非常简单。Clk_P、Clk_N是差分时钟信号，Data_P、Data_N是差分数据信号，DR_P、 DR_N 是 Data_P、Data_N 经过延迟缓冲器 BUF1、BUF2 后的信号，Dd_P、Dd_N 是 DR_P、DR_N 经过延迟缓冲器BUF3、BUF4后的信号，DR_P、DR_N即是CDR恢复出的数据信号，Clk_P、Clk_N 即是CDR恢复出的时钟信号，CDR的目标是使Clk_P、Clk_N的采样边沿处于DR_P、DR_N的中心，即最佳采样点；U5的输出端UP以及U6的输出端DN分别表示相位超前和相位滞后信号，用以控制CDR环路中电荷泵充放电，从而控制压控振荡器的频率，最终使得Clk_P、Clk_ N的上升沿处于Data_P、Data_N和Dd_P、Dd_N上升沿的中间位置。如图2所示是本专利技术电路的信号波形示意图，为了便于分析，该图只画出了单端信号，tl是Data_P的上升沿所在位置，t2是Clk_P的上升沿所在位置，t3是Dd_P的上升沿所在位置，t4是CDR恢复的时钟信号Clk_P对CDR恢复的数据信号Dd_P进行采样的位置，t3-tl是4个延迟缓冲器BUF1、BUF2、BUF3、BUF4的延迟总和，此延迟时间的长短对鉴相器没有影响，由于BUF1、BUF2、BUF3、BUF4完全相同，故DR_P的上升沿一定是处于tl+( t3-tl)/2时刻，即处于Data_P的上升沿与Dd_P的上升沿的中间位置，而⑶R环路最终也会使得Clk_P的上升沿处于Data_P和Dd_P、上升沿的中间位置，即使得Clk_P与DR_P的数据边沿对齐，从而保证的采样点t4时刻处于DR_P数据中心，即最佳采样点。本文档来自技高网...

【技术保护点】
１．一种应用于时钟数据恢复的鉴相器电路，其特征在于：Ａ、由４个延迟缓冲器（ＢＵＦ１）、（ＢＵＦ２）、（ＢＵＦ３）、（ＢＵＦ４）和４个三输入或非门（Ｕ１）、（Ｕ２）、（Ｕ３）、（Ｕ４）以及２个两输入或非门（Ｕ５）、（Ｕ６）组成；Ｂ、Ｃｌｋ＿Ｐ、Ｃｌｋ＿Ｎ是差分时钟信号，Ｃｌｋ＿Ｐ接到（Ｕ１）、（Ｕ２）的输入端，Ｃｌｋ＿Ｎ接到（Ｕ３）、（Ｕ４）的输入端，Ｄａｔａ＿Ｐ、Ｄａｔａ＿Ｎ是差分数据信号；Ｃ、　Ｄａｔａ＿Ｐ接到（Ｕ１）、（Ｕ３）和（ＢＵＦ１）的输入端，Ｄａｔａ＿Ｎ接到（Ｕ２）、（Ｕ４）和（ＢＵＦ１）的输入端；Ｄ、（ＢＵＦ１）的两个差分输出端分别接到（ＢＵＦ２）的差分输入端，（ＢＵＦ２）的两个差分输出端分别接到（ＢＵＦ３）的两个差分输入端，（ＢＵＦ３）的两个差分输出端分别接到（ＢＵＦ４）的两个差分输入端，（ＢＵＦ４）的两个差分输出端分别接到（Ｕ１）、（Ｕ３）和（Ｕ２）、（Ｕ４）的输入端；Ｅ、（Ｕ１）、（Ｕ２）的输出端分别接到（Ｕ５）的两个输入端，（Ｕ３）、（Ｕ４）的输出端分别接到（Ｕ６）的两个输入端，（Ｕ５）的输出端ＵＰ以及（Ｕ６）的输出端ＤＮ分别表示相位超前和相位滞后信号。

【技术特征摘要】
1. 一种应用于时钟数据恢复的鉴相器电路，其特征在于八、由4个延迟缓冲器(8皿1)、(8皿2)、(8皿3)、(8皿4)和4个三输入或非门(肌)、(似)、 (U3)、(U4)以及2个两输入或非门(U5)、(U6)组成；B、Clk_P、Clk_N是差分时钟信号，Clk_P接到(U1)、(U2)的输入端，Clk_N接到(U3)、 (U4)的输入端，Data_P、Data_N是差分数据信号；C、Data_P接到(U1)、(U3)和(BUFl)的输入端，Data_N 接到(U2)、(U4)和(BU...

【专利技术属性】
技术研发人员：蒋仁杰，陈怒兴，郭斌，
申请(专利权)人：长沙景嘉微电子有限公司，
类型：发明
国别省市：43