基于标准总线平台下的高性能通用信号处理器制造技术

本实用新型专利技术涉及基于标准总线平台下的高性能通用信号处理器。该处理器包括信号处理芯片+超大规模可编程逻辑器件的处理系统模块、高速输入/输出模块、全局时钟模块和大容量存储模块；所述处理系统模块包括2片超大规模可编程逻辑器件、8片信号处理芯片、4片同步动态随机存储器、2片闪存；8片信号处理芯片平分成两组；所述高速输入/输出模块包括6路双向高速输入输出数据传输通道，其中2路为光纤方式，4路为高速差分方式；所述全局时钟模块由时钟晶振和可编程时钟管理芯片组成；所述大容量存储模块包括2片静态存储器、4片同步动态随机存储器和2片闪存。本实用新型专利技术具有很强的高速、并行处理能力，满足现在各种新体制雷达超强数据处理能力的要求。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于雷达数字信号处理
，具体涉及基于紧凑型外设部件互连标准(CPCI)总线平台下的处理能力强、存储容量大、数据传输快的高性能通用信号处理O
技术介绍
巨大的军事需求一直推动着雷达的发展，军事斗争的进一步发展和新军事变革的到来，给雷达提出了新任务新挑战。随着先进的计算机技术和数字信号处理技术的迅速发展，以相控证技术为基础的新体制雷达应运而生，给整个雷达领域注入了新的活力和生机。 高辐射功率、宽工作频带、灵活的频率捷变、多种工作模式及对多目标的快速跟踪等性能一直是雷达追求的目标。为保存自己同时获取敌方尽可能多的信息，现代雷达系统采用最先进的微电子技术、计算机技术、现代信号处理技术等，使系统具有体积小、质量轻、功能丰富、数字化，信号多样化等特点。早期雷达信号处理系统的硬件平台是由单一功能，多个品种的插件组成，且多采用自定义总线形式，其通用性和可移植性差，从而造成开发周期漫长。随着通用信号处理芯片的飞速发展，基于亚德诺半导体技术有限公司(ADI)的ADSP21060或TSlOl的通用信号处理器应运而生，雷达信号处理系统的硬件平台也向着高性能，高通用性迈进一大步，但这两款芯片无论从处理速度还是接口形式上，都已经无法满足新体制雷达的数据处理要求国内外也有不少公司开发了各种基于ADSP-TS201的通用处理板，但由于不是专门针对雷达系统的设计，很多设计并不满足我们的需求，如链路口的耦合方式不同使链路口使用率降低；紧凑型外设部件互连标准(CPCI)接口采用桥接芯片，满足通用性，却牺牲成本和灵活性；输入输出接口往往不能满足雷达系统的要求。
技术实现思路
本技术的目的是提供一种基于通用标准(CPCI)总线平台下的处理能力强、 存储容量大、数据传输快的高性能通用信号处理器。具体的技术解决方案如下基于标准总线平台下的高性能通用信号处理器包括信号处理芯片+超大规模可编程逻辑器件(DSP+FPGA)处理系统模块、高速输入/输出模块、全局时钟模块和大容量存储模块；所述信号处理芯片+超大规模可编程逻辑器件(DSP+FPGA)处理系统模块包括 2片超大规模可编程逻辑器件(FPGA)、8片信号处理芯片(DSP)、4片同步动态随机存储器 (SDRAM)和2片闪存(FLASH)；其中2片超大规模可编程逻辑器件(FPGA)分别为第1超大规模可编程逻辑器件EP2SGX60和第2超大规模可编程逻辑器件EP2SGX30 ；8片信号处理芯片(DSP)的型号均为ADSP-TS201 ；8片信号处理芯片(DSP)平分成两组，第1信号处理芯片、第2信号处理芯片、第3信号处理芯片和第4信号处理芯片构成多片处理系统A组，第5信号处理芯片、第6信号处理芯片、第7信号处理芯片和第8信号处理芯片构成多片处理系统B组；所述多片处理系统 A组内部共享64位数据总线资源和第1同步动态随机存储器(SDRAM)、第2同步动态随机存储器(SDRAM)、第1闪存(FLASH)的存储资源；所述多片处理系统B组内部共享64位数据总线资源和第3同步动态随机存储器(SDRAM)、第4同步动态随机存储器(SDRAM)、第2闪存 (FLASH)的存储资源；平分成两组的8片信号处理芯片(DSP)的两套数据总线同时接入第2 超大规模可编程逻辑器件EP2SGX30 ；第2超大规模可编程逻辑器件EP2SGX30另一端和标准(CPCI)总线第1插座相连，第1超大规模可编程逻辑器件EP2SGX60分别和标准(CPCI) 总线第5插座、高速差分总线第3插座相连；每个信号处理芯片(DSP)有4个链路口，其中链路口 0和第1超大规模可编程逻辑器件EP2SGX60相连，构建所有信号处理芯片(DSP)和第1超大规模可编程逻辑器件 EP2SGX60的双向高速通讯路径，其余的链路口 1、链路口 2和链路口 3分别和本组内的其他 3个信号处理芯片(DSP)相连，构建多片处理系统内部专用高速数据交换路径；所述高速输入/输出模块包括6路双向高速输入输出数据传输通道，其中2路为光纤方式，4路为高速差分方式，单通道数据率均为2. 5Gbps,峰值数据吞吐率高达15(ibpS， 高速输入/输出模块充分平衡系统内部数据处理和数据传输之间能力；前面板由光纤接口 1和光纤接口 2将光信号接入第1超大规模可编程逻辑器件EP2SGX60，构成前面板高速光纤插座，光纤接口采用一款短型高带宽光纤收发器LTP-LT12MB进行光电转换；背板插座则采用高速连接器(ZD);由高速差分总线第3插座接第1超大规模可编程逻辑器件EP2SGX60， 构成4路高速串行输入/输出接口；所述全局时钟模块由时钟晶振和可编程时钟管理芯片组合而成；所述大容量存储模块包括第1静态存储器和第2静态存储器，存储量均为 2MX36bit ；第1同步动态随机存储器、第2同步动态随机存储器、第3同步动态随机存储器和第4同步动态随机存储器(SDRAM)，存储均为256Mbyte ；另外，第1闪存和第2闪存分别有128M的存储空间，除作为加载引导空间外的部分，还可以作为可编程存储器(EPROM)使用。本技术的有益技术效果体现在以下方面1、本技术采用信号处理芯片+超大规模可编程逻辑器件(DSP+FPGA)的经典系统结构及紧凑型外设部件互连标准(CPCI)总线，其高度集成的8片信号处理芯片ADSP TS201达到单板芯片数量最大化，具有很强的高速、并行处理能力，满足现在各种新体制雷达超强数据处理能力的要求；ADSP-TS201指令执行速度500MHZ，1024点复数FFT只需要 15. 78ms，链路口最高达500MB/s，峰值处理能力能够达到12GFL0PS ；2、采用标准总线平台和总线交换技术，进一步体现本处理器的通用性，虽然不同型号雷达的工作模式和性能指标不同，但都可以采用本处理器作为硬件平台，研制的重点只是软件工作，减少部门的重复劳动，大大提高工作效率，缩短研制周期；3、全局时钟由专用时钟芯片管理，时钟可进行灵活配置；4、增加的高速通道解决拉数据输入输出瓶颈；5、可编程逻辑器件由新一代STRATIC II GX取代，内部资源更为丰富；6、电源模块的使用不仅能保证高质量电源性能，也使板卡外观更整洁美观；7、专业的高速PCB布线技术提高拉处理器的信号完整性及抗干扰性；8、本技术具备远程加载功能。附图说明图1为本技术系统结构框。具体实施方式以下结合附图，通过实施例对本技术作进一步地说明。实施例基于标准(CPCI)总线平台下的高性能通用信号处理器包括信号处理芯片+超大规模可编程逻辑器件(DSP+FPGA)处理系统模块、高速输入/输出模块、全局时钟模块和大容量存储模块。所述多信号处理芯片+超大规模可编程逻辑器件(DSP+FPGA)处理系统模块包括 2片超大规模可编程逻辑器件(FPGA)、8片信号处理芯片(DSP)、4片同步动态随机存储器 (SDRAM)和2片闪存(FLASH)。其中2片超大规模可编程逻辑器件(FPGA)采用ALTERA公司Stratix II系列的EP2SGX30和EP2SGX60两款器件，8片信号处理芯片(DSP)采用亚德诺半导体技术有限公司(ADI)的ADSP-TS201。本技术高度集成8片信号处理芯片(DSP) 本文档来自技高网...

【技术保护点】
１．基于标准总线平台下的高性能通用信号处理器，其特征在于：包括信号处理芯片＋超大规模可编程逻辑器件处理系统模块、高速输入／输出模块、全局时钟模块和大容量存储模块；所述信号处理芯片＋超大规模可编程逻辑器件处理系统模块包括２片超大规模可编程逻辑器件、８片信号处理芯片、４片同步动态随机存储器和２片闪存；其中２片超大规模可编程逻辑器件分别为第１超大规模可编程逻辑器件ＥＰ２ＳＧＸ６０和第２超大规模可编程逻辑器件ＥＰ２ＳＧＸ３０；８片信号处理芯片的型号均为ＡＤＳＰ－ＴＳ２０１；８片信号处理芯片平分成两组，第１信号处理芯片、第２信号处理芯片、第３信号处理芯片和第４信号处理芯片构成多片处理系统Ａ组，第５信号处理芯片、第６信号处理芯片、第７信号处理芯片和第８信号处理芯片构成多片处理系统Ｂ组；所述多片处理系统Ａ组内部共享６４位数据总线资源和第１同步动态随机存储器、第２同步动态随机存储器、第１闪存的存储资源；所述多片处理系统Ｂ组内部共享６４位数据总线资源和第３同步动态随机存储器、第４同步动态随机存储器、第２闪存的存储资源；平分成两组的８片信号处理芯片的两套数据总线同时接入第２超大规模可编程逻辑器件ＥＰ２ＳＧＸ３０；第２超大规模可编程逻辑器件ＥＰ２ＳＧＸ３０另一端和标准总线第１插座相连，第１超大规模可编程逻辑器件ＥＰ２ＳＧＸ６０分别和标准总线第５插座、高速差分总线第３插座相连；每个信号处理芯片有４个链路口，其中链路口０和第１超大规模可编程逻辑器件ＥＰ２ＳＧＸ６０相连，构建所有信号处理芯片和第１超大规模可编程逻辑器件ＥＰ２ＳＧＸ６０的双向高速通讯路径，其余的链路口１、链路口２和链路口３分别和本组内的其他３个信号处理芯片相连，构建多片处理系统内部专用高速数据交换路径；所述高速输入／输出模块包括６路双向高速输入输出数据传输通道，其中２路为光纤方式，４路为高速差分方式，单通道数据率均为２．５Ｇｂｐｓ，峰值数据吞吐率高达１５Ｇｂｐｓ，高速输入／输出模块充分平衡系统内部数据处理和数据传输之间能力；前面板由光纤接口１和光纤接口２将光信号接入第１超大规模可编程逻辑器件ＥＰ２ＳＧＸ６０，构成前面板高速光纤插座，光纤接口采用一款短型高带宽光纤收发器ＬＴＰ－ＬＴ１２ＭＢ进行光电转换；背板插座则采用高速连接器；由高速差分总线第３插座接第１超大规模可编程逻辑器件ＥＰ２ＳＧＸ６０，构成４路高速串行输入／输出接口；所述全局时钟模块由时钟晶振和可编程时钟管理芯片组合而成；所述大容量存储模块包括第１静态存储器和第２静态存储器，存储量均为２Ｍ×３６ｂｉｔ；第１同步动态随机存储器、第２同步动态随机存储器、第３同步动态随机存储器和第４同步动态随机存储器，存储量均为２５６Ｍｂｙｔｅ；另外，第１闪存和第２闪存分别有１２８Ｍ的存储空间，除作为加载引导空间外的部分，还可以作为可编程存储器使用。...

【技术特征摘要】
1.基于标准总线平台下的高性能通用信号处理器，其特征在于包括信号处理芯片+ 超大规模可编程逻辑器件处理系统模块、高速输入/输出模块、全局时钟模块和大容量存储模块；所述信号处理芯片+超大规模可编程逻辑器件处理系统模块包括2片超大规模可编程逻辑器件、8片信号处理芯片、4片同步动态随机存储器和2片闪存；其中2片超大规模可编程逻辑器件分别为第1超大规模可编程逻辑器件EP2SGX60和第2超大规模可编程逻辑器件EP2SGX30 ；8片信号处理芯片的型号均为ADSP-TS201 ；8片信号处理芯片平分成两组，第1信号处理芯片、第2信号处理芯片、第3信号处理芯片和第4信号处理芯片构成多片处理系统A组，第5信号处理芯片、第6信号处理芯片、第 7信号处理芯片和第8信号处理芯片构成多片处理系统B组；所述多片处理系统A组内部共享64位数据总线资源和第1同步动态随机存储器、第2同步动态随机存储器、第1闪存的存储资源；所述多片处理系统B组内部共享64位数据总线资源和第3同步动态随机存储器、第4同步动态随机存储器、第2闪存的存储资源；平分成两组的8片信号处理芯片的两套数据总线同时接入第2超大规模可编程逻辑器件EP2SGX30 ；第2超大规模可编程逻辑器件EP2SGX30另一端和标准总线第1插座相连，第1超大规模可编程逻辑器件EP2SGX60分别和标准总线第5插座、高速差分总线第3插座相连；每个信号处理芯片有4...

【专利技术属性】
技术研发人员：胡丹，杜春鹏，刘丽，
申请(专利权)人：中国电子科技集团公司第三十八研究所，
类型：实用新型
国别省市：34