在扫描移位操作期间减低瞬间电压跌落的系统及装置制造方法及图纸

本发明专利技术公开了在一扫描移位操作期间减低瞬间电压跌落(IVD)的系统及装置。在一实施例中，系统包括一被设定为接收一输入时钟信号的第一时钟门控单元组，及一连接于所述第一时钟门控单元组的第一触发器组。所述第一时钟门控单元组的各时钟门控单元均包括一用以在一扫描移位操作期间把所述输入时钟信号延迟一第一时间段的第一延迟元件。所述系统亦包括一被设定为接收所述输入时钟信号的第二时钟门控单元组，及一连接于所述第二时钟门控单元组的第二触发器组。所述第二时钟门控单元组的各时钟门控单元均包括一用以在所述扫描移位操作期间把所述输入时钟信号延迟一第二时间段的第二延迟元件。

【技术实现步骤摘要】

本专利技术的实施例属于电子设备领域。特定地说，本专利技术的实施例属于具可测性设计(DFT)的系统及装置。
技术介绍
扫描设计为一用于可测性设计(DFT)的技术。通过在进入扫描模式或扫描测试模式时把芯片中的各触发器连接成一长的移位寄存器，便可在一例如是系统芯片(S0C芯片) 的芯片形成一扫描链。一扫描移位操作或扫描捕获操作可以在扫描模式中执行。当扫描移位操作被启动时，可使用一输入引脚将测试图形的串行输入加载至扫描链。在扫描移位操作进行期间，芯片的正常操作可被中止。当扫描捕获操作进行时，芯片的正常操作可以根据扫描链的测试图形及芯片中组合电路的功能输入而进行。接着，扫描捕获操作的结果可在接下来的扫描移位操作期间被移出，而所述结果可跟预期的测试图形作对照以确认芯片是否正常操作。由于芯片中所有触发器皆根据源自一测试器(例如一外部测试器)的输入时钟信号或扫描时钟信号进行测试图形的移位，触发器的同时移位或开关可能导致供应电力至芯片中各电路元件的电网出现较高的瞬间电压跌落(IVD)。高瞬间电压跌落可能令扫描移位操作变慢，因而导致额外的芯片测试时间及/或成本。所以，减低瞬间电压跌落有多个不同的办法。在其中一个方法中，加载至扫描链的测试图形可被修改以减低瞬间电压跌落。例如，0-充填及/或1-充填可被作为自动测试图形生成(ATPG)技术以减低扫描移位操作期间的触发器变换。虽然此方法或许能有效减低瞬间电压跌落，但为补偿对测试图形增加额外0及1的修改，可能需要使用较多的测试图形及时间。替代地，可修改芯片的设计以减低瞬间电压跌落。例如，在一触发器输出门控技术中，在扫描移位操作期间触发器的输出可能被门控关闭，使被所述触发器输出驱动的电路元件(如组合电路中的逻辑门)不会在扫描移位操作期间察觉触发器的变化。在另一例子中，扫描链中的触发器可被设计成设有不同的输出引脚以用于功能及扫描连接。因此，触发器的功能输出在扫描移位操作期间可保持不变，从而减低瞬间电压跌落。不过，以上所述的技术可能需要额外的硬件及/或使芯片的表现下降。
技术实现思路
本专利技术公开了在扫描移位操作期间减低瞬间电压跌落(IVD)的系统及装置。根据本专利技术的一方面，一种在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的系统，包括一第一时钟门控单元组，其被设定为接收一输入时钟信号。第一时钟门控单元组的各时钟门控单元包括一第一延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第一时间段。此外，所述系统包括一第一触发器组，其连接于所述第一时钟门控单元组。所述系统亦包括一第二时钟门控单元组，其被设定为接收所述输入时钟信号。第二时钟门控单元组的各时钟门控单元包括一第二延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第二时间段。此外，所述系统包括一第二触发器组，其连接于所述第二时钟门控单元组，而所述第一触发器组及第二触发器组被设定为在扫描移位操作期间分别接收被延迟了第一时间段的输入时钟信号及被延迟了第二时间段的所述输入时钟信号。本专利技术的另一方面，是一种在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的系统，包括一第一时钟门控单元组，其被设定为接收一输入时钟信号，而第一时钟门控单元组的各时钟门控单元包括一第一延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第一时间段。所述系统亦包括一第一旁路多路复用器组，其连接于所述第一时钟门控单元组并被设定为在扫描移位操作期间传送被延迟了所述第一时间段的输入时钟信号，及包括一连接于所述第一旁路多路复用器组的第一触发器组。所述系统亦包括一第二时钟门控单元组，其被设定为接收所述输入时钟信号，而第二时钟门控单元组的各时钟门控单元包括一第二延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第二时间段。所述系统亦包括一第二旁路多路复用器组， 其连接于所述第二时钟门控单元组并被设定为在扫描移位操作期间传送被延迟了所述第二时间段的输入时钟信号，及包括一连接于所述第二旁路多路复用器组的第二触发器组。 所述第一触发器组及第二触发器组被设定为在扫描移位操作期间分别接收被延迟了所述第一时间段的输入时钟信号及被延迟了所述第二时间段的输入时钟信号。本专利技术的另一方面，是一种在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的装置，包括一第一时钟门控单元组，其被设定为接收一输入时钟信号，及一连接于所述第一时钟门控单元组的第一触发器组，而第一时钟门控单元组的各时钟门控单元包括一第一可编程延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第一时间段。所述系统亦包括一第二时钟门控单元组，其被设定为接收所述输入时钟信号，及一连接于所述第二时钟门控单元组的第二触发器组，而第二时钟门控单元组的各时钟门控单元包括一第二可编程延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第二时间段。所述第一触发器组及第二触发器组被设定为在扫描移位操作期间分别接收被延迟了所述第一时间段的所述输入时钟信号及被延迟了所述第二时间段的所述输入时钟信号。此外，所述装置包括一连接于所述第一可编程延迟元件及第二可编程延迟元件的反馈电路，其被设定为根据瞬间电压跌落计算所述第一时间段及第二时间段。上述系统及装置能以任何方式实施以达成各种目的，而其他特征将在随后的附图及详细描述中更清楚地表现。附图说明多个优选实施例将参照以下附图说明，其中图1示出一实施例中的示例性系统，其用以在一逻辑装置的扫描移位操作期间减低瞬间电压跌落；图2A为图1中设有一第一延迟元件的一时钟门控单元的示例性电路的示意图；图2B为输入至图1中的系统的各种信号的时序图2C为图1中设有一第二延迟元件的一时钟门控单元的示例性电路的示意图；图2D为输入至图1中的系统的各种信号的时序图；图3A为图1中设有一第一延迟元件的一时钟门控单元的另一示例性电路的示意图；图;3B为图1中设有一第二延迟元件的一时钟门控单元的另一示例性电路的示意图；图4示出一实施例中的示例性装置，其用以在一逻辑装置的扫描移位操作期间减低瞬间电压跌落；及图5A及5B示出一实施例中的另一示例性装置，其用以在一逻辑装置的扫描移位操作期间减低瞬间电压跌落。上述附图只用作说明，并不应在任何情况下限制本专利技术的保护范围。 具体实施例方式本专利技术公开了在扫描移位操作期间减低瞬间电压跌落(IVD)的系统及装置。以下将参照附图对本专利技术实施例详细描述，附图作为本文件的一部分，并以图示方式示出可实施本专利技术的个别实际例。这些实施例会被详细说明以容许本专利
内的技术人员实行本专利技术，而且应当理解的是其他实施例亦可被使用，而且亦可作出不背离本专利技术范围的变更。 故以下的详细描述不应被视为对本专利技术的限制，而本专利技术的范围只应由所附的权利要求界定。图1示出了一实施例中，一种用以在一逻辑装置(如一系统芯片等)的扫描移位操作期间减低瞬间电压跌落的示例性系统100。在图1中，系统100包括一第一时钟门控单元组102A、一第二时钟门控单元组102B、一第一触发器组104A、及一第二触发器组104B。 第一时钟门控单元组102A包括时钟门控单元(CGCs) 106A-N，而第二时钟门控单元组102B 包括时钟门控单元(CGCs) 122A-N。时钟门控单元106A-N分别包括第一延迟本文档来自技高网...

【技术保护点】
１．一种在一逻辑装置的一扫描移位操作期间减低瞬间电压跌落（ＩＶＤ）的系统，其特征在于：所述系统包括：一被设定为接收一输入时钟信号的第一时钟门控单元组，其中所述第一时钟门控单元组的各时钟门控单元均包括一第一延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第一时间段；一连接于所述第一时钟门控单元组的第一触发器组；一被设定为接收所述输入时钟信号的第二时钟门控单元组，其中所述第二时钟门控单元组的各时钟门控单元均包括一第二延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第二时间段；及一连接于所述第二时钟门控单元组的第二触发器组，其中所述第一触发器组及第二触发器组分别被设定为在所述扫描移位操作期间接收被延迟所述第一时间段及所述第二时间段的所述输入时钟信号。

【技术特征摘要】
2010.04.21 US 12/727,2411.一种在一逻辑装置的一扫描移位操作期间减低瞬间电压跌落(IVD)的系统，其特征在于所述系统包括一被设定为接收一输入时钟信号的第一时钟门控单元组，其中所述第一时钟门控单元组的各时钟门控单元均包括一第一延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第一时间段；一连接于所述第一时钟门控单元组的第一触发器组；一被设定为接收所述输入时钟信号的第二时钟门控单元组，其中所述第二时钟门控单元组的各时钟门控单元均包括一第二延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第二时间段；及一连接于所述第二时钟门控单元组的第二触发器组，其中所述第一触发器组及第二触发器组分别被设定为在所述扫描移位操作期间接收被延迟所述第一时间段及所述第二时间段的所述输入时钟信号。2.根据权利要求1所述的系统，其特征在于所述第一时钟门控单元组包括一被设定为接收一功能模式启用信号及所述输入时钟信号的与门；及一连接于所述与门及所述第一延迟元件的多路复用器，其被设定为在所述扫描移位操作期间选定被延迟所述第一时间段的所述输入时钟信号。3.根据权利要求1所述的系统，其特征在于所述第二时钟门控单元组包括一被设定为接收一功能模式启用信号及所述输入时钟信号的与门；及一连接于所述与门及所述第二延迟元件的多路复用器，其被设定为在所述扫描移位操作期间选定被延迟所述第二时间段的所述输入时钟信号。4.根据权利要求1所述的系统，其特征在于所述第一触发器组的触发器数量与所述第二触发器组的触发器数量大致相同。5.根据权利要求1所述的系统，其特征在于所述第一延迟元件包括一被设定为基于一第一可编程延迟输入而设定所述第一时间段的第一可编程延迟元件。6.根据权利要求5所述的系统，其特征在于所述第二延迟元件包括一被设定为基于一第二可编程延迟输入而设定所述第二时间段的第二可编程延迟元件。7.根据权利要求6所述的系统，其特征在于所述系统还包括一连接于所述第一延迟元件及所述第二延迟元件的反馈电路，其被设定为基于与所述扫描移位操作相关的瞬间电压跌落而生成所述第一可编程延迟输入及所述第二可编程延迟输入。8.根据权利要求7所述的系统，其特征在于所述反馈电路包括一被设定为在所述扫描移位操作期间检测所述瞬间电压跌落的电压传感器；多个被设定为存储最少一与所述瞬间电压跌落相关的阈值的可编程寄存器；及一连接于所述电压传感器及所述多个可编程寄存器的状态机，其被设定为基于所述瞬间电压跌落及所述最少一与所述瞬间电压跌落相关的阈值，生成所述第一可编程延迟输入及所述第二可编程延迟输入。9.根据权利要求1所述的系统，其特征在于所述第一延迟元件及所述第二延迟元件包括一延迟缓冲器。10.根据权利要求1所述的系统，其特征在于所述输入时钟信号由一测试器模块生成及传送。11.一种在一逻辑装置的一扫描移位操作期间减低瞬间电压跌落(IVD)的系统，其特征在于所述系统包括一被设定为接收一输入时钟信号的第一时钟门控单元组，其中所述第一时钟门控单元组的各时钟门控单元均包括一第一延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第一时间段；一连接于所述第一时钟门控单元组的第一旁路多路复用器组，其被设定为在所述扫描移位操作期间传送被延迟所述第一时间段的所述输入时钟信号；一连接于所述第一旁路多路复用器组的第一触发器组；一被设定为接收所述输入时钟信号的第二时钟门控单元组，其中所述第二时...

【专利技术属性】
技术研发人员：纳伦德拉·德夫达帕拉沙拿，桑迪普·古马尔·高尔，阿伦·K·根达，
申请(专利权)人：LSI公司，
类型：发明
国别省市：US