双沟槽隔离结构的形成方法技术

一种双沟槽隔离结构的形成方法包括：提供包括衬底硅，掩埋绝缘层和顶层硅的SOI，在顶层硅上形成衬垫层，硬掩膜层和第一掩膜层；以图案化第一掩膜层为掩膜，刻蚀硬掩膜层，衬垫层和部分顶层硅至设定深度，形成第一开口；去除第一掩膜层，在所述硬掩膜层上以及第一开口内形成牺牲层；去除部分牺牲层至暴露出硬掩膜层；在所述硬掩膜层以及牺牲层上形成图案化的第二掩膜层，以图案化的第二掩膜层为掩膜，刻蚀硬掩膜层至暴露出衬垫层，形成第二开口，第二开口区域与第一开口区域部分重叠；去除所述第二掩膜层以及牺牲层；以硬掩膜层为掩膜，同时刻蚀第一开口和第二开口，形成设定深度的第一沟槽和第二沟槽，其中，第一沟槽暴露出掩埋绝缘层，第二沟槽暴露出顶层硅。所述方法避免了第一沟槽和第二沟槽重叠区域的掩埋绝缘层被刻穿的缺陷。

【技术实现步骤摘要】

本专利技术涉及半导体制作
，特别涉及一种。
技术介绍
以绝缘体上硅(Silicon On hsulator，SOI)为衬底的集成电路具有低压低功耗， 高速度，高集成度的特点，是半导体技术向纳米级发展的主流工艺。双极型晶体管是模拟集成电路中非常重要的器件单元，基于绝缘体上硅工艺的双极型晶体管需要使用双沟槽隔离 (Dual-STI)结构，其需要特别的制作方法。现有的形成双沟槽隔离结构的方法参考附图1， 1A, IB 至附图 5，5A，5B。参考图1，1A，1B，其中，附图1为半导体结构的俯视图，图1A，IB分别为半导体结构在AA，BB方向的截面结构示意图；首先，提供半导体衬底，所述的半导体衬底为绝缘体上硅 (Silicon On Insulator，SOI)，包括衬底硅100，以及依次位于衬底硅100上的掩埋绝缘层 101，顶层硅102。所述的掩埋绝缘层101厚度例如为1500埃，顶层硅102厚度例如为1000 埃。随后在所述顶层硅102上依次形成衬垫层103，硬掩膜层104，所述衬垫层103厚度例如为100埃，硬掩膜层104厚度例如为1100埃，材料例如为氮化硅。参考图2，2A，2B，其中，附图2为半导体结构的俯视图，图2A，2B分别为半导体结构在AA，BB方向的截面结构示意图，以图案化的第一掩膜层105为掩膜，刻蚀所述硬掩膜层 104，衬垫层103以及顶层硅102至暴露出掩埋绝缘层101，形成第一沟槽，所述的第一沟槽在AA，BB方向的截面形状分别为106A，106B。所述的第一沟槽深度大于1000埃。在刻蚀形成第一沟槽之后，在沟槽内有部分掩埋绝缘层101需要被过刻蚀，在第一沟槽对应位置剩余的掩埋绝缘层101的厚度例如为1300埃。参考图3，3A，3B，其中，附图3为半导体结构的俯视图，图3A，3B分别为半导体结构在AA，BB方向的截面结构示意图，在所述的硬掩膜层上，以及第一沟槽内形成完全覆盖所述半导体结构的光刻胶层，随后，曝光，显影所述光刻胶层，形成第二掩膜层图案107，在AA 方向，第一沟槽与第二掩膜层图案重叠部分里的光刻胶层被去除，形成光刻胶的开口，在图 BB方向，光刻胶层被完全去除，包括第一沟槽与第二掩膜层图案重叠部分里光刻胶。随后，以所述的第二掩膜层107为掩膜，刻蚀所述硬掩膜层，至BB方向暴露出衬垫层103，形成所述的第二沟槽。在BB方向，第二沟槽109暴露出衬垫层103，第一沟槽和第二掩膜层图案重叠部分，即光刻胶开口暴露出的掩埋绝缘层101被大部分去除，形成附图AA 方向的第二沟槽108A和BB方向的108B。形成第二沟槽工艺中采用的刻蚀气体包括CHF3, 由于其对SiN=SW2的刻蚀选择比通常只是稍大于1，掩埋绝缘层101将变得很薄，例如200 埃。参考图4，4A，4B，其中，附图4为半导体结构的俯视图，图4A，4B分别为半导体结构在AA，BB方向的截面结构示意图，沿第二沟槽继续刻蚀所述衬垫层至BB方向暴露出顶层硅，最终形成的第二沟槽的深度例如为400埃。由于刻蚀剂对掩埋绝缘层101继续刻蚀，直至衬底硅100，导致SOI器件被刻穿。参考图5，5A，5B，去除所述的光刻胶图案107，其中，附图5为半导体结构的俯视图，图5A，5B分别为半导体结构在AA，BB方向的截面结构示意图。从附图中可以看出，在AA 方向和BB方向，在刻蚀形成第一沟槽和第二沟槽的工艺中被重复刻蚀的部分IlOA和110B，掩埋绝缘层被刻穿。
技术实现思路
本专利技术解决的问题是在现有的双沟槽的刻蚀工艺中，在刻蚀形成第一沟槽和第二沟槽的工艺中被重复刻蚀的部分，掩埋绝缘层被刻穿的缺陷。一种，包括提供包括衬底硅，掩埋绝缘层和顶层硅的 SOI，在顶层硅上形成衬垫层，硬掩膜层和第一掩膜层；以图案化第一掩膜层为掩膜，刻蚀硬掩膜层，，衬垫层和部分顶层硅至设定深度，形成第一开口 ；去除第一掩膜层，在所述硬掩膜层上以及第一开口内形成牺牲层；去除部分牺牲层至暴露出硬掩膜层；在所述硬掩膜层以及牺牲层上形成图案化的第二掩膜层，以图案化的第二掩膜层为掩膜，刻蚀硬掩膜层至暴露出衬垫层，形成第二开口，第二开口区域与第一开口区域部分重叠；去除所述第二掩膜层以及牺牲层；以硬掩膜层为掩膜，同时刻蚀第一开口和第二开口，形成设定深度的第一沟槽和第二沟槽，其中，第一沟槽暴露出掩埋绝缘层，第二沟槽暴露出顶层硅。采用本专利技术所述的，形成第一开口之后，在第一开口内填充牺牲层，避免了在刻蚀形成第二沟槽的工艺中继续刻蚀第一开口暴露出的掩埋绝缘层，致使第一沟槽和第二沟槽重叠区域的掩埋绝缘层被刻穿的缺陷。附图说明图1至图5为现有的双沟槽隔离工艺各步骤器件结构的俯视图；图IA至图5A为图1至图5沿AA方向的截面结构示意图；图IB至图5B为图1至图5沿BB方向的截面结构示意图；图6至图12为本专利技术具体实施方式所述的的双沟槽隔离工艺各步骤器件结构的俯视图；图6A至图12A为图6至图12沿AA方向的截面结构示意图；图6B至图12B为图6至图12沿BB方向的截面结构示意具体实施例方式下面结合附图对本专利技术的具体实施方式做详细的说明。参考图6，6A，6B，其中，附图6为半导体结构的俯视图，图6A，6B分别为半导体结构在AA，BB方向的截面结构示意图；首先，提供半导体衬底，所述的半导体衬底为绝缘体上硅 (Silicon On Insulator，SOI)，包括衬底硅200，以及依次位于衬底硅200上的掩埋绝缘层 201，顶层硅202。所述的掩埋绝缘层201材料例如为氧化硅，厚度例如为1500埃，顶层硅 202厚度例如为1000埃。随后在所述顶层硅202上依次形成衬垫层203，硬掩膜层204，所述衬垫层203材料例如为氧化硅，厚度例如为100埃，硬掩膜层204材料例如为氮化硅，厚度例如为1100埃。形成衬垫层203和硬掩膜层204的工艺例如为热氧化和化学气相沉积工艺。参考图7，7A，7B，其中，附图7为半导体结构的俯视图，图7A，7B分别为半导体结构在AA，BB方向的截面结构示意图，刻蚀所述硬掩膜层204，衬垫层203以及部分顶层硅202 至设定深度，形成第一开口。刻蚀所述硬掩膜层204，衬垫层203以及部分顶层硅202的刻蚀气体包括CHF3, Cl2等。刻蚀之后剩余的顶层硅的厚度应为第二沟槽的最终深度，例如为 400 埃。参考图8，8A，8B，其中，附图8为半导体结构的俯视图，图8A，8B分别为半导体结构在AA，BB方向的截面结构示意图，在所述的硬掩膜层204上，以及第一开口内形成完全覆盖所述半导体结构的牺牲层207 (sacrificial layer)，所述的牺牲层例如为光刻胶层，氧化物层或者底层抗反射涂层(bottom anti-reflection coating ;BARC)，所述牺牲层为光刻胶层或者BARC时，可以采用旋涂，并烘干的方法制作。所述牺牲层为氧化物层，例如为氧化硅时，采用低温化学气相沉积工艺制作。去除部分牺牲层207至暴露出硬掩膜层204，当所述的牺牲层为BARC时，采用干法刻蚀工艺刻蚀所述的牺牲层207至暴露出硬掩膜层204。执行完毕所述工艺，只有第一开口内填充有所述的牺牲层，用于在后续刻蚀第二开口的工艺中保护第一开口不会被继续刻蚀，从而避免形成第二沟槽之后本文档来自技高网...

【技术保护点】
１．一种双沟槽隔离结构的形成方法，包括如下步骤：提供包括衬底硅，掩埋绝缘层和顶层硅的绝缘体上硅，在所述的顶层硅上依次形成衬垫层，硬掩膜层和第一掩膜层；以图案化第一掩膜层为掩膜，刻蚀硬掩膜层，衬垫层和部分顶层硅至设定深度，形成第一开口；去除第一掩膜层，在所述硬掩膜层上以及第一开口内形成牺牲层；去除部分牺牲层至暴露出硬掩膜层；在所述硬掩膜层以及牺牲层上形成图案化的第二掩膜层，以图案化的第二掩膜层为掩膜，刻蚀硬掩膜层至暴露出衬垫层，形成第二开口，第二开口区域与第一开口区域部分重叠；去除所述第二掩膜层以及牺牲层；以硬掩膜层为掩膜，同时刻蚀第一开口和第二开口，形成设定深度的第一沟槽和第二沟槽，其中，第一沟槽暴露出掩埋绝缘层，第二沟槽暴露出顶层硅。

【技术特征摘要】

【专利技术属性】
技术研发人员：高超，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31