闸栅极介电层的制造方法技术

本发明专利技术提供一种栅极介电层的制造方法，该方法包含：形成一高介电常数介电层于一基材上；以原子层沉积工艺形成一含氧层于此高介电常数介电层上；及在此含氧层上进行一惰性等离子体处理。本发明专利技术可避免在基材顶部表面生成不欲形成的氧化硅，因此可保持装置效能特性。

【技术实现步骤摘要】

本专利技术涉及集成电路制造，且尤其涉及一种具有栅极介电层的半导体装置。
技术介绍
半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进步使得 IC的生产世代不停地推新，每个世代都较前个世代有更小及更复杂的电路。随着晶体管尺寸的微缩，栅极介电层厚度须随着栅极沟道长度的缩减而变薄，以维持效能。然而，为了降低栅极漏电流，需使用高介电常数栅极介电层作为未来先进节点所使用的栅极介电层，其可在维持相同的等效厚度下具有较厚的物理厚度。图IA及图IB显示传统半导体装置100的高介电常数栅极介电层112在各种制造阶段的剖面图。图IA显示高介电常数栅极介电层112形成于基材102上。高介电常数栅极介电层112可使用原子层沉积(ALD)工艺形成。原子层沉积工艺包含连续的原子层沉积循环(ALD cycles)，其中每一循环包含导入金属源(source metal)以在基材102表面形成化学吸附层的步骤；净化剩余金属源的步骤；导入氧源化学品(oxygen source chemical) 以在适当温度及压力下与化学吸附层反应形成部分的高介电常数栅极介电层的步骤以及净化剩余氧源化学品的步骤。在沉积工艺后，空穴11 及两种化学品来源中的杂质112b 即会嵌在高介电常数栅极介电层112中。接着，在高介电常数栅极介电层112上进行含氧等离子体处理180 (如图IB所示)。在含氧等离子体处理180的过程中，含氧等离子体中的氧自由基可穿透高介电常数栅极介电层112以填补及取代高介电常数栅极介电层112中的空穴11 及杂质112b。然而，上述方法所面临的问题为，如氧自由基过多而穿透高介电常数栅极介电层 112到达基材102的顶部表面，即会生成不欲形成的氧化硅于基材102顶部表面，因而使高介电常数栅极介电层112的等效厚度增加。因此，装置效能特性，例如临界电压，即会降低。因此，业界需要的是一种制造无不欲形成的氧化硅的高介电常数栅极介电层的制造方法。
技术实现思路
为克服上述现有技术的缺陷，本专利技术提供一种高介电常数介电层的制造方法，包括形成一高介电常数介电层于一基材上；以一原子层沉积工艺形成一含氧层于该高介电常数介电层上；以及于该含氧层上进行一惰性等离子体处理。本专利技术也提供一种半导体装置的栅极介电层的制造方法，包括以一第一原子层沉积工艺在一基材上形成一氧化铪层，作为一栅极介电层；以一第二原子层沉积工艺形成一不含金属元素的含氧层于该氧化铪层上；以及于该含氧层上进行一惰性等离子体工艺。本专利技术可避免在基材顶部表面生成不欲形成的氧化硅，因此，可保持装置效能特性，例如临界电压。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下附图说明图IA 图IB显示为传统半导体装置的高介电常数栅极介电层于各种制造阶段的剖面图。图2显示为依照本专利技术实施例的高介电常数栅极介电层的制造方法的流程图。图3A 图3H显示为依照本专利技术实施例的半导体装置于各种制造阶段的剖面图。其中，附图标记说明如下100 〃半导体装置102 基材112 〃高介电常数栅极介电层112a 空穴112b 杂质112c 氧化硅180 含氧等离子体处理300 〃半导体装置302 基材304 〃有源区306 隔离区域312 〃高介电常数介电层312a 空穴312b 杂质314 〃含氧层316 虚置栅极电极层322 〃轻掺杂源极/漏极区3M 栅极间隔物326 〃源极/漏极区3 接触蚀刻停止层330 〃层间介电层332 开口380 〃惰性等离子体处理具体实施例方式本专利技术接下来将会提供许多不同的实施例以实施本专利技术中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本专利技术。这些为实施例并非用于限定本专利技术。此外，一第一元件形成于一第二元件“上方”、“之上”、“之下”或“上”可包含实施例中的该第一元件与第二元件直接接触，或也可包含该第一元件与第二元件之间更有其他额外元件使该第一元件与第二元件无直接接触。各种元件可能以任意不同比例显示以使图示清晰简洁。图2显示为依照本专利技术实施例制造高介电常数栅极介电层312(如第3图所示) 的方法200。图3A-图3H显示依照本专利技术实施例的半导体装置300于各种制造阶段的剖面图。可知的是，半导体装置300的其他元件可由普通的互补式金属氧化物半导体(CMOS)技术工艺制造，因而在此某些互补式金属氧化物半导体(CM0Q的范例仅简短描述。同理，图 2至图3H也已经简化以使本专利技术的专利技术概念易于了解。例如，虽然图示中仅显示用于半导体装置300的高介电常数栅极介电层312，可知的是，使用本专利技术揭示的方法所制造的半导体装置可为集成电路的一部分，此集成电路尚可包含其他例如电阻、电容、电感或熔丝等元件。参见图2至图3A，方法200起始于步骤202，其为提供具有有源区304及隔离区 306部分的基材302。在一实施例中，基材302包含结晶硅基材(例如晶片)。基材302可依据设计需求包含各种掺杂浓度(例如P型基材或η型基材)。或者，基材302可由其他合适的元素半导体(例如钻石或锗)、合适的化合物半导体(例如砷化镓、碳化硅、砷化铟、磷化铟)或合适的合金半导体(例如碳锗化硅、砷磷化镓、铟磷化镓)形成。再者，基材302 可包含外延层、应变以增进效能、和/或包含绝缘层上覆硅(SOI)结构。有源区304可依照公知技术的各种需求包含各种掺杂浓度。在某些实施例中，有源区304可掺杂ρ型或η型掺质。例如，有源区304可掺杂ρ型掺质(例如硼或BF2)、η型掺质(例如磷或砷)和/或前述的组合。有源区304可设计为N型金属氧化物半晶体管元件(称为NM0S)或P型金属氧化物半晶体管元件(称为PM0S)。隔离区306可形成在基材302上以隔离各种有源区304。隔离区306可利用例如硅区域氧化法(LOCOS)或浅沟槽隔离(STI)的隔离技术来定义及电性隔离各有源区304。 在本实施例中，隔离区306包含浅沟槽隔离。隔离区306可包含氧化硅、氮化硅、氮氧化硅、 氟掺杂玻璃(FSG)、低介电常数介电材料、其他合适材料和/或前述的组合。隔离区306及本实施例中的浅沟槽隔离，可由任何合适工艺形成。在一实施例中，浅沟槽隔离的形成可包含以传统光学微影工艺图案化半导体基材302，在基材302中蚀刻一沟槽(例如使用干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)，及以介电材料填满沟槽(例如使用化学气相沉积)。 在某些实施例中，此填满的沟槽可具有多层结构，例如具有一热氧化衬层并填满氮化硅或氧化硅。继续参见图2及图3Α，接着进行步骤204，其为形成高介电常数介电层312于基材 302上。高介电常数介电层定义为介电常数大于二氧化硅的介电材料。高介电常数介电层 312可包含金属氧化物。金属氧化物择自下列氧化物所组成的群组Li、Be、Mg、Ca、Sr、k、 Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 及前述的混合物。高介电常数介电层312的厚度为约1至4nm。在本实施例中，高介电常数介电层312包含氧化铪层，且在此后称为氧化铪层312。高介电常数栅极介电层312可由任何合适工艺形成，包含在此所述的工艺。在本实施例中，使用原子本文档来自技高网...

【技术保护点】
１．一种高介电常数介电层的制造方法，包括：形成一高介电常数介电层于一基材上；以一原子层沉积工艺形成一含氧层于该高介电常数介电层上；以及于该含氧层上进行一惰性等离子体处理。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：李威养，于雄飞，陈建豪，侯承浩，李达元，许光源，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71