一种半导体器件及其制造方法技术

本发明专利技术提供一种制造半导体器件的方法及半导体器件。其中，该方法包括：提供衬底；在衬底上形成栅堆叠；覆盖所述器件形成内层介电层；对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽；在凹槽内沉积形成金属扩散阻挡层；对凹槽进行金属填充以形成源极区和漏极区。半导体器件包括：衬底，在衬底上的栅堆叠，覆盖所述器件的内层介电层，在栅堆叠两侧的内层介电层及其下方的衬底中形成的属于源极区和漏极区的凹槽，以及在凹槽中形成的金属扩散阻挡层和金属填充物。通过本发明专利技术不仅可以减小MOS器件中源/漏极的寄生电阻并增强源/漏极对沟道的应力，还可以降低工艺温度，提高高k栅介质和金属栅的工艺兼容性。

【技术实现步骤摘要】

本专利技术通常涉及一种半导体器件的制造方法及其结构，具体来说涉及一种结合嵌入式金属源极/漏极技术和低肖特基势垒源极/漏极技术的半导体器件及其制造方法。
技术介绍
目前，针对源极/漏极工程的研究包括，超浅低阻PN结源/漏技术、低肖特基势垒金属源/漏技术及抬升源/漏技术等。其中，超浅低阻PN结源/漏技术对加工工艺要求很高，不仅需要低能离子注入来实现超浅低阻源/漏极，而且还要承受1000度左右的高温退火实现掺杂离子激活。高温下的退火工艺不仅会对高k栅介质和金属栅的可靠性产生影响，而且还很容易造成由于离子扩散引起的源极和漏极贯通等问题。另一方面，针对低肖特基势垒金属源/漏极技术，如何在减小源/漏极电阻的情况下降低肖特基势垒高度也是一个很大的挑战。目前，通常的做法是在源/漏极处的半导体衬底上淀积一层金属层，如Ni和NiPt合金，之后通过退火工艺使金属层和半导体衬底反应生成金属硅化物，如NiSi和NiPtSi等。在此基础上，通过离子注入和杂质分凝的方法进行肖特基势垒的调控。该方法需要精细的工艺条件，不仅对淀积金属的厚度、退火时间和温度等参数有很大的要求，而且对金属在沟道方向的扩散控制问题也提出了很高的要求。此外， 低肖特基势垒源/漏极技术中的源/漏极寄生电阻的降低问题也是一个急待解决的挑战。对于抬升源/漏技术，主要的工艺流程是，在半导体衬底上先形成一栅极结构，之后在源/漏极处的半导体衬底上进行轻掺杂离子注入，然后在栅极两侧形成一绝缘层侧墙。在此结构上，在源/漏极上通过外延生长的方法形成抬升源/漏极层，如GeSi和SiC 等。另一种抬升源/漏工艺的制备方法是，在后栅工艺中(gate last process)，在源/漏极区域，通过外延生长的方法嵌入式引入半导体硅化物或碳化物，如GeSi和SiC等。以上抬升源/漏极技术虽然在一定程度上实现了源/漏极电阻降低和应力增强等指标，但由于外延层中固有的掺杂浓度限制和接触电阻等问题，仍需要对器件的结构和制备工艺进行优化，以期进一步减小源/漏极的寄生电阻，并优化由器件结构和工艺引起的迁移率增强。
技术实现思路
鉴于上述问题，本专利技术提供一种结合嵌入式金属源/漏极技术和低肖特基势垒技术的MOS晶体管结构及其制造方法。其中，该方法包括提供衬底；在衬底上形成栅堆叠；覆盖所述器件形成内层介电层；对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽；在凹槽内沉积形成金属扩散阻挡层；对凹槽进行进行金属填充以形成源极区和漏极区。此外，本专利技术还提供了一种半导体器件，包括衬底；在衬底上的栅堆叠；覆盖所述器件的内层介电层；在栅堆叠两侧的内层介电层及其下方的衬底中形成的属于源极区和漏极区的凹槽；以及在凹槽中形成的金属扩散阻挡层和金属填充物。在本专利技术中，通过对半导体衬底上的源极和漏极区域进行刻蚀和金属填充，实现嵌入式金属源/漏极代替传统的PN结源/漏极。通过本专利技术，不仅可以减小MOS器件中源 /漏极的寄生电阻并增强源/漏极对沟道的应力，而且还可以降低工艺温度，提高高k栅介质和金属栅的工艺兼容性。附图说明图1示出了根据本专利技术的实施例的半导体器件的制造方法的流程图；图2-12示出了根据本专利技术的一个优选实施例的半导体器件的不同阶段的示意性截面图；以及图13-23示出了根据本专利技术的另一个优选实施例的半导体器件的不同阶段的示意性截面图。具体实施例方式下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本专利技术。第一实施例参考图1，图1示出了根据本专利技术的半导体器件的制造方法的流程图。在步骤101， 首先提供衬底202，所述衬底可以是已经做好前期浅沟槽隔离处理和清晰工艺处理的半导体衬底202，参考图2。在实施例中，衬底202包括晶体结构中的硅衬底。如本领域所知晓的，根据设计要求衬底可包括各种不同的掺杂配置(例如，P型衬底或者N型衬底)。衬底的其它例子包括其它元素半导体，例如锗和金刚石。或者，衬底可包括化合物半导体，例如， 碳化硅，砷化镓，砷化铟，或者磷化铟。进一步，为了提高性能，衬底可选择性地包括一个外延层(印i层)，和/或者硅绝缘体(SOI)结构。更进一步，衬底可包括形成在其上的多种特征，包括有源区域，有源区域中的源极和漏极区域，隔离区域(例如，浅沟槽隔离(STI)特征)，和/或者本领域已知的其它特征。随后，在步骤102中，在衬底202上形成栅堆叠。栅堆叠可以具有不同的层和形成方法。在本实施例中，包括界面层204，高k栅介质层206和金属栅电极层208。在下面的实施例中，栅堆叠可以具有不同的结构，这将在下面进行详细描述。如图2所示。界面层204 可直接形成在衬底202上。在本实施例中，界面层204可以为Si02、Si0N或者HfSiOx。界面层204的厚度为大约0. 3-2nm。界面层204可使用原子层沉积、化学气相沉积(CVD)、高密度等离子体CVD、溅射或其他合适的方法。以上仅仅是作为示例，不局限于此。而后在所述界面层204上形成高k栅介质层206，如图3所示。高k栅介质层206可包括高k材料(例如，和氧化硅相比，具有高介电常数的材料)。高k材料的例子包括例如铪基材料，如 Hf02、HfSiOx, HfSiONx, HfAlOx, HfAlONx, A1203、ZrO2, ZrSiOx, Ta2O5, La2O3> 肚1^0!￡、1^410!￡、1^5丨0!￡、103、6(1203、5(；203、以及以上所述材料的稀土金属氧化物、其他稀土金属氧氮化物、及其组合。高k栅介质层可通过热氧化、化学气相沉积、原子层沉积(ALD)形成。实施例中，高k栅介质层206的厚度为大约l-5nm。这仅是示例，本专利技术不局限于此。而后，如图4所示，在形成高k栅介质层206之后可以在其上沉积金属栅电极层 208。该金属栅电极层208可以是单层的结构，也可以是多层的结构，大约5nm到大约IOOnm 范围之间的厚度。用于金属栅电极层的材料可以包括TaC、HfC、TiN、TaN、MoNx、TiSiN、TiCN、 TaAlC, TiAlN, MoAIN、PtSix, Ni3Si、HfCN、TaTbN, TaErN, TaYbN, TaSiN、HfSiN、MoSiN、RuTax, ^!^、!^!^、!^(^,〖、!^、〖!·^ 、!^、及其它们的组合。金属栅电极层结构还可以包含金属扩散阻挡层。这仅是示例，本专利技术不局限于此。对器件进行栅堆叠结构图形化本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，所述方法包括：１０１．提供衬底；１０２．在衬底上形成栅堆叠；１０３．覆盖所述器件形成内层介电层；１０４．对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽；１０５．在凹槽内沉积形成金属扩散阻挡层；１０６．对凹槽进行进行金属填充以形成源极区和漏极区。

【技术特征摘要】

【专利技术属性】
技术研发人员：王文武，马雪丽，欧文，陈大鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11