形成铜内连线结构的金属氧化障壁层的方法技术

本发明专利技术公开了一种铜内连线结构，包含铜层、内衬层以及障壁层。铜层形成于介电层内，内衬层形成于铜层与介电层之间，障壁层形成于内衬层与介电层间的边界，且障壁层由金属氧化物所形成。

【技术实现步骤摘要】

本专利技术关于一种半导体装置，且特别是关于一种铜内连线结构及其制造方法。
技术介绍
半导体装置应用于各式电子产品中，诸如个人计算机、手机、数字照相机与其它电子产品中。随着科技的进步，对于具有高效能的小型半导体装置的需求日益增加。此外，随着结构密度的增加，导线宽度与后端内连线结构的导线间的间距亦需按照比例缩小。为符合上述对半导体装置的需求，发展出使用不同于习知用在半导体装置设计上的材料。为减少电阻-电容时间延迟，因此使用低介电常数(low-k)的材料以作为绝缘材料，且开关是使用铜而非使用铝来作为其内连线材料。使用铜作为半导体装置的内连线的好处包含更快的操作速度与可制造更薄的导线，这是基于铜相较于铝具有低电阻与更高的电子迁移阻抗。举例而言，通过减少电阻-电容时间延迟，结合铜内连线与low-k材料可提升内连线速度。铜内连线使用镶嵌制程而非表面蚀刻制程来形成。镶嵌制程典型地若非单镶嵌制程就是双镶嵌制程，且镶嵌制程包含利用微影或蚀刻内金属介电(inter-metal dielectric, IMD)层来形成多个孔洞，并填入铜于前述些孔洞内。由于铜易于扩散进入某些介电材料，特别是某些low-k型的介电材料。是故，通常于形成铜之前，先于镶嵌孔洞的内壁上沉积扩散障壁层。高熔点金属(例如钽、钛及其氮化物)用以作为扩散障壁层的材料。然而，由于高熔点金属具有高电阻，于铜镶嵌结构中使用高熔点金属时将遇到一些难题，例如导致铜线的电阻的提高，以及电阻-电容时间延迟的提升，特别是在小且窄尺寸的结构中。随着近年来铜线尺寸的缩小，使用更薄的扩散障壁层已成为一种趋势。用以沉积薄型氮化钽及/或钽障壁层的物理气像沉积法在更小尺寸的内连线结构中遭遇难题。原子层沉积法(Atomic layer deposition, ALD)是可以均勻覆盖形式，来沉积极薄扩散障壁层的更佳选择，然而其具有低沉积率与低生产率的缺点。此外，在氮化钽或/及钽的制成中， 将无法以合适的黏着方式来接着扩散障壁层与内金属介电层。举例而言，铜线会于接面脱落，导致半导体装置生产力的下降。因此，亟待业界改善铜内连线结构中的扩散障壁层及其形成方法。
技术实现思路
根据本专利技术的一实施方式，本专利技术关于一种用以形成铜内连线结构的方法。前述方法包含以下步骤提供基板；形成介电层于基板上；形成孔洞于介电层内；形成种晶层于孔洞上；填入导电层于孔洞内；以及提供热制程以形成金属氧化障壁层，前述金属氧化障壁层配置于导电层下，且前述金属氧化障壁层包含碳或氮。根据本专利技术的另一实施方式，本专利技术关于一种用以形成铜内连线结构的方法。前述方法包含以下步骤提供半导体基板；形成介电层于半导体基板上；形成孔洞于介电层内；形成内衬层于位于介电层内的孔洞上；形成种晶层于内衬层上；填入导电层于孔洞内； 以及提供热制程以形成金属氧化障壁层，前述金属氧化障壁层配置于导电层下，且前述金属氧化障壁层包含碳或氮。为让本 专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例， 并配合所附附图，作详细说明如下。附图说明为让本专利技术的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下图IA至图IF绘示依照本专利技术一实施方式的一种用以形成铜内连线结构的不同制程步骤中的结构剖面图；图2A至图2H绘示依照本专利技术另一实施方式的一种用以形成铜内连线结构的不同制程步骤中的结构剖面图；图3A至图3G绘示依照本专利技术再一实施方式的一种用以形成铜内连线结构的不同制程步骤中的结构剖面图。主要附图标记说明10:半导体基板22:内衬层12:第一蚀刻停止层22’ 反应后内衬层14:内金属介电层22a:突悬14’内金属介电层24:导电种晶层16:上沟渠部24’ 反应后导电种晶层18:低通孔部26:导电层20:双镶嵌孔洞28:第二蚀刻停止层21 制程30 障壁层具体实施例方式图IA至图IF绘示依照本专利技术一实施方式的一种用以形成铜内连线结构的不同制程步骤中的结构剖面图。请参照图1A，提供具有堆叠介电结构的半导体基板10，半导体基板10包含第一蚀刻停止层12与内金属介电层14形成于其上。半导体基板10作为使用于半导体集成电路制程中的基板，而集成电路可形成于其内及/或其上。半导体基板此一专有名词定义为任何包含半导体材料的结构，诸如具有或不具有磊晶层的硅基板、具有埋入绝缘层的绝缘层上硅基板或具有硅化锗层的基板。使用于此的集成电路此一专有名词与电子电路相关，前述电子电路具有多个个别电路元件，诸如晶体管、二极管、电阻、电容、电感及其它主动或被动半导体装置。形成于半导体基板10内及/或上的主动区为导电布线的一部分，且具有外露表面，可以平坦化制程(例如化学机械研磨法(chemical mechanical polishing, CMP))来处理前述外露表面。适合制造前述导电主动区的材料可包含但不限定于铜、铝，铜合金或其它便携式导电材料。铜内连线层可为半导体装置的第一或任何次金属内连线层。第一蚀刻停止层12沉积于半导体积板10上，在后续蚀刻制程中，第一蚀刻停止层12用以控制蚀刻停止点。第一蚀刻停止层12可以氧化硅、氮化硅、碳化硅、氮氧化硅或其组合物来形成，且第一蚀刻停止层12的厚度介于约10埃和约1000埃之间，并可以任何沉积技术包含低压化学气相沉积法(low-pressure chemical vapor exposition，LPCVD)、常压化学气相沉禾只法(atmospheric-pressure chemical vapor deposition, APCVD)、电菜增强型化学气相沉积法(plasma-enhanced chemical vapor exposition，PECVD)、物理气相沉积法(physical vapor d印osition)、溅镀法以及未来发展出来的沉积技术。 内金属介电层14可为单层或多层结构，其厚度根据应用的技术而有所不同，例如其厚度可介于约1000埃和约30000埃之间。内金属介电层14可以二氧化硅、碳掺杂二氧化硅、相对低介电常数(k value)介电材料或其组合物，前述介电材料的介电常数小于约 4.0。内金属介电层14可以低介电常数(low-k)介电材料、超低介电常数(extreme low-k) 介电材料、多孔质低介电常数(porouslow-k)介电材料及其组合物所形成。低介电常数此一名词定义介电材料的介电常数等于或小于3. 0 ；超低介电常数此一名词定义介电材料的介电常数等于或小于2. 5，此外，介电材料的介电常数为介于1. 9和2. 5之间更佳；多孔质低介电常数此一名词定义介电材料的介电常数等于或小于2.0，介电材料的介电常数为等于或小于1.5更佳。不同的low-k材料可应用于不同的实施例中，诸如旋涂式无机介电质(spin-on inorganic dielectrics)、方宠涂式有机介电质(spin-on organic dielectrics)、多孑L质介电材料(porous dielectric materials)、有机聚合物(organic polymer)、有机二氧化硅玻璃(organic silica glass)、氟硅玻璃(FSG)系列材料、含氢硅酸盐类(hydrogen silses本文档来自技高网...

【技术保护点】
１．一种用以形成铜内连线结构的方法，其特征在于，包含：提供一基板；形成一介电层于该基板上；形成一孔洞于该介电层内；形成一种晶层于该孔洞上；填入一导电层于该孔洞内；以及提供一热制程以形成一金属氧化障壁层，该金属氧化障壁层配置于该导电层下，其中该金属氧化障壁层包含碳或氮。

【技术特征摘要】
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【专利技术属性】
技术研发人员：潘兴强，郭涵馨，柯忠祁，谢静华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71