制作快闪存储器元件的方法技术

本发明专利技术提供一种制作快闪存储器元件的方法，包括下列步骤。首先，提供基底。接着，在基底上形成堆叠栅结构。随后，在堆叠栅结构上形成第一氧化层。之后，在堆叠栅结构周围形成氮化物间隙壁，其中于形成第一氧化层之后且于形成氮化物间隙壁之前，进行氮原子导入处理。据此，本发明专利技术可利用此氮原子导入处理，改善快闪存储器元件的数据保存可靠度。

【技术实现步骤摘要】

本专利技术涉及一种制作半导体元件的方法，特别是涉及一种利用氮原子导入处理改善数据保存可靠度(data retention reliability)的快闪存储器元件的制作方法。
技术介绍
快闪存储器由于具有不因电源供应中断而造成储存数据遗失的特性，且又具有重复写入以及可被电抹除等优点，因此近年来被广泛使用在移动电话(mobile phone)、 数字相机(digital camera)、游戏机(video player)、个人数字助理(personal digital assistant, PDA)等电子产品中。请参考图1，图1为已知快闪存储器元件的剖面示意图。如图1所示，已知快闪存储器元件包括堆叠栅结构10设置于基底100上。堆叠栅结构10依序由隧穿介电层 (tunnel dielectric layer) 102、浮置栅极(floating gate) 104、栅间介电层(inter-gate dielectric layer) 106、与控制栅极(control gate) 108组成。此外，为了强化快闪存储器的数据保存能力，快闪存储器元件通常另包括衬氧化层110与氮化物间隙壁112。然而，随着记忆容量的提升，需要增加快闪存储器元件的集成度，例如衬氧化层Iio与氮化物间隙壁112的厚度不可避免的被限制。当快闪存储器元件的特性尺寸 (feature size)减少时，快闪存储器元件的一些重要特性会变得较差，例如高温操作寿命 (high temperature operating life,HT0L)等。据此，需要改善快闪存储器元件的制作方式，以同时提升其集成度以及数据保存可靠度。
技术实现思路
本专利技术的目的之一在于提供一种，以解决已知技术所面临的问题。本专利技术的优选实施例提供一种，包括下列步骤。首先， 提供基底。接着，在基底上形成堆叠栅结构。随后，在堆叠栅结构上形成第一氧化层。之后， 在堆叠栅结构周围形成氮化物间隙壁，其中在形成第一氧化层之后且在形成氮化物间隙壁之前，进行氮原子导入处理。本专利技术，在形成第一氧化层之后且在形成氮化物间隙壁之前进行氮原子导入处理，进而提升快闪存储器元件数据保存能力可靠度。附图说明图1绘示了已知快闪存储器元件的剖面示意图。图2至图7绘示了本专利技术第一优选实施例示意图。图8绘示了本专利技术第二优选实施例示意图。附图标记说明10:堆叠栅结构100:基底102隧穿介电层104浮置栅极106栅间介电层108控制栅极110衬氧化层112氮化物间隙20 堆叠栅结构200基底202隧穿介电层204浮置栅极206栅间介电层208控制栅极210第一氧化层212源极区214第二氧化层216轻掺杂漏极218缓冲氧化物层220氮化物间隙222重掺杂漏极具体实施例方式在说明书及权利要求当中使用了某些词汇来指称特定的元件。所属领域中普通技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。 在通篇说明书及后续的权利要求当中所提及的“包括”为开放式的用语，故应解释成“包括但不限定于”。请参阅图2至图7，图2至图7绘示了本专利技术第一优选实施例示意图。附图中相同的元件或部位沿用相同的符号来表示，且附图仅以说明为目的，并未依照原尺寸作图。在第一优选实施例中，如图2所示，首先提供基底 200。在本优选实施例中，基底200为半导体基底，例如硅基底、含硅基底、或绝缘层上覆硅(silicon-on-insulator ;S0I)基底等。但基底200并不以此为限，而可以其他合适的材料组成。接着，可以在基底200中形成至少一绝缘区域，如浅沟隔离(shallow trench isolation, STI)结构(图未示)，用以隔离不同的晶体管等元件。随后，在基底200上形成至少一堆叠栅结构20。堆叠栅结构20依序包括隧穿介电层202、浮置栅极204、栅间介电层206、以及控制栅极208，但不以此为限。其中，隧穿介电层202的材料可以是二氧化硅或其它合适的材料，其形成的方法可以是热氧化工艺、或化学气相沉积(chemical vapor deposition, CVD)工艺等。浮置栅极204和控制栅极208的材料可以是导电材料等，例如以化学气相沉积工艺再辅以原位(in-situ)掺杂或离子注入所形成的掺杂多晶硅。栅间介电层206可以具有多层结构(图未示)，例如先以热氧化法形成一层氧化物层， 再以化学气相沉积工艺形成一层氮化物层与另一层氧化物层，以形成氧化-氮化-氧化 (oxide-nitride-oxide, 0N0)结构。此外，上述制作过程中可利用多个图案化掩模(图未示)，来定义堆叠栅结构20的各层的位置。然而，本专利技术的堆叠栅结构20并不局限于上述的实施例。举例来说，堆叠栅结构20可以是硅氧化氮氧化硅(silicon-oxide-nitride-ox ide-silicon, S0N0S)形式(图未示)。更明确地说，具有S0N0S形式的堆叠栅结构形成在硅半导体层上，且堆叠栅结构依序包括氧化层、氮化层、氧化层、以及硅控制栅极。之后，如图3所示，在堆叠栅结构20上形成第一氧化层210，其可利用热氧化工艺形成，但不以此为限，例如可以是化学气相沉积工艺。然后，如图4所示，在形成第氧化层 210之后，在基底200中形成至少一源极区212。其中，形成源极区212的步骤可以先在第一5氧化层210上配置图案化掩模(图未示)，以进行自行对准源极蚀刻(self-aligned-source etch, SAS etch)工艺，并露出部分基底200 ；接着，在未被第一氧化层210覆盖的部分基底 200中，进行源极注入工艺，随后去除该图案化掩模。但源极区212的形成方式不以此为限， 而可以使用其他合适的工艺。值得注意的是，在此自行对准源极蚀刻工艺中，部分的第一氧化层210与部分的控制栅极208会被蚀刻移除，并且在蚀刻工艺中裸露出的基底200表面也会被蚀刻移除。如图5所示，形成源极区212之后，可选择性进行热处理工艺，在基底200 与堆叠栅结构20上形成第二氧化层214，用来修补自行对准源极蚀刻工艺所造成的伤害。 其中，本实施例第二氧化层214的形成方式是利用热氧化工艺，但并不以此为限，例如可以是化学气相沉积工艺。由于后续要进行轻掺杂漏极(lightly dopeddrain,LDD)工艺，故此第二氧化层214亦可称为轻掺杂漏极前氧化层(pre-LDD oxide layer)。接着，在基底200 中进行轻掺杂漏极工艺，以形成至少一轻掺杂漏极216。随后，如图6所示，在完成轻掺杂漏极工艺之后，选择性地在基底200与堆叠栅结构20上形成缓冲氧化物层(buffer oxide layer) 218.接着，进行氮原子导入处理。其中， 氮原子导入处理为热处理工艺，且在氮原子导入处理中使用含氮气体，例如一氧化氮及/ 或氮气。更明确的说，本专利技术的含氮气体可以单独使用一氧化氮或氮气，亦或是同时使用一氧化氮与氮气。在本优选实施例中，含氮气体是以使用一氧化氮与氮气为例，且氮原子导入处理的工艺参数如下反应温度优选大体上介于650°C至700°C之间，一氧化氮流量优选大体本文档来自技高网...

【技术保护点】
１．一种制作快闪存储器元件的方法，包括：提供基底；在该基底上形成堆叠栅结构；在该堆叠栅结构上形成第一氧化层；以及在该堆叠栅结构周围形成氮化物间隙壁，其中在形成该第一氧化层之后且在形成该氮化物间隙壁之前，进行氮原子导入处理。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄志仁，陈建宏，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71