晶片封装体及其形成方法技术

本发明专利技术提供一种晶片封装体及其形成方法，该晶片封装体包括：一承载基底；一半导体基底，具有一上表面及一下表面，且设置于该承载基底之上；一元件区或感测区，位于该半导体基底的该上表面；一导电垫，位于该半导体基底的该上表面；一导电层，电性连接该导电垫，且自该半导体基底的该上表面延伸至该半导体基底的一侧壁上；以及一绝缘层，位于该导电层与该半导体基底之间。本发明专利技术可大幅缩减晶片封装制程所需的图案化制程，且可显著缩减制程时间与成本。

【技术实现步骤摘要】

本专利技术有关于，且特别有关于感测晶片的晶片封装体。
技术介绍
传统晶片封装体的制程涉及多道图案化制程与材料沉积制程，不仅耗费生产成本，还需较长的制程时间，因此，业界亟需更为简化与快速的晶片封装技术。
技术实现思路
本专利技术提供一种晶片封装体，包括一承载基底；一半导体基底，具有一上表面及一下表面，且设置于该承载基底之上；一元件区或感测区，位于该半导体基底的该上表面； 一导电垫，位于该半导体基底的该上表面；一导电层，电性连接该导电垫，且自该半导体基底的该上表面延伸至该半导体基底的一侧壁上；以及一绝缘层，位于该导电层与该半导体基底之间。本专利技术所述的晶片封装体，该半导体基底的该侧壁倾斜于该半导体基底的该上表本专利技术所述的晶片封装体，该元件区或感测区于该上表面直接露出。本专利技术所述的晶片封装体，该导电层延伸进入该承载基底中。本专利技术所述的晶片封装体，延伸进入该承载基底中的该导电层包括平行于该半导体基底的该上表面的部分。本专利技术所述的晶片封装体，该绝缘层延伸进入该承载基底中。本专利技术所述的晶片封装体，还包括一电路板，其中该承载基底设置于该电路板之上，且该导电层通过一导电结构而与该电路板上的一接垫电性连接。本专利技术所述的晶片封装体，该导电结构包括一焊球或一焊线。本专利技术所述的晶片封装体，该导电结构为一焊球，且该焊球位于该承载基底与该电路板之间的一转角处。本专利技术所述的晶片封装体，该元件区或感测区包括一指纹辨识区。本专利技术提供一种晶片封装体的形成方法，包括提供一半导体基底，具有一上表面及一下表面，该半导体基底的该上表面处包括至少一元件区或感测区以及至少一导电垫； 提供一承载基底，并将该半导体基底设置于该承载基底之上；自该半导体基底的该上表面形成一凹口 ；于该半导体基底的该上表面上与该凹口之中形成一绝缘层；于该绝缘层上形成一导电层，该导电层电性连接该导电垫，且自该半导体基底的该上表面延伸至该半导体基底的一侧壁上；以及自该凹口的一底部切断该承载基底以形成多个分离的晶片封装体。本专利技术所述的晶片封装体的形成方法，该凹口延伸进入该承载基底之中。本专利技术所述的晶片封装体的形成方法，该导电层延伸在该凹口的该底部上。本专利技术所述的晶片封装体的形成方法，还包括在形成该凹口之前将该半导体基底薄化。本专利技术所述的晶片封装体的形成方法，该半导体基底的薄化包括在将该半导体基底设置于该承载基底之前，于该半导体基底的该上表面上设置一暂时性承载基底；以及以该暂时性承载基底为支撑，自该半导体基底的该下表面薄化该半导体基底。本专利技术所述的晶片封装体的形成方法，还包括在形成该凹口之前，移除该暂时性承载基底。本专利技术所述的晶片封装体的形成方法，还包括提供一电路板，具有一接垫；将该承载基底设置于该电路板之上；以及形成一导电结构，该导电结构电性连接该接垫与该导电层。本专利技术所述的晶片封装体的形成方法，该导电结构包括一焊球或一焊线。本专利技术所述的晶片封装体的形成方法，该导电结构为一焊球，且该焊球位于该承载基底与该电路板之间的一转角处。本专利技术所述的晶片封装体的形成方法，该元件区或感测区于该上表面直接露出。本专利技术可大幅缩减晶片封装制程所需的图案化制程，且可显著缩减制程时间与成本。附图说明图IA至ID显示根据本专利技术一实施例的晶片封装体的一系列制程剖面图。图2显示本专利技术一实施例的晶片封装体的剖面图。附图中符号的简单说明如下10 晶片封装体；100 半导体基底；IOOaUOOb 表面；102 元件区或感测区；104 导电垫；106 暂时性承载基板；108、112 粘着层；110 承载基底；114 凹口 ；116 绝缘层； 118 导电层；120 电路板；122 接垫；124 焊球；126 焊线。具体实施例方式以下将详细说明本专利技术实施例的制作与使用方式。然应注意的是，本专利技术提供许多可供应用的专利技术概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本专利技术的特定方式，非用以限制本专利技术的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例及 /或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时， 包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。本专利技术一实施例的晶片封装体可用以封装感测晶片。然其应用不限于此，例如在本专利技术的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passiveelements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro ElectroMechanical System ;MEMS)、微流体系统(micro fluidicsystems)、或利用热、光线及压力等物理量变化来测量的物理感测器physical Sensor) 0特别是可选择使用晶圆级封装(waferscale package ；WSP)制程对影像感测元件、发光二极管(light-emitting diodes ；LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、力口速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、5表面声波兀件(surface acoustic wavedevices)、压力感测器(process sensors)、喷墨头 (ink printerheads)、或功率模组(power IC modules)等半导体晶片进行封装。其中，上述晶圆级封装制程主要是指，在晶圆阶段完成封装步骤后再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于借堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuitdevices)的晶片封装体。图IA至ID显示根据本专利技术一实施例的晶片封装体的一系列制程剖面图。如图IA 所示，提供半导体基底100，其具有上表面100a及下表面100b。半导体基底100例如为硅基底。在一实施例中，半导体基底100为一硅晶圆以利于进行晶圆级封装。如图IA所示，元件区或感测区102形成于半导体基底100之中。在一实施例中， 半导体基底100之中包括多个元件区或感测区102。在一实施例中，元件区或感测区102例如为一感测区，如指纹辨识区等。元件区或感测区102位于半导体基底100的上表面100a。 在一实施例中，元件区或感测区102可能部分形成于半导体基底100的上表面100a之上。 或者，在另一实施例中，元件区或感测区102完全形成于半导体基底100之中而于上表面 100a露出。如图IA所示，半导体基底100上还包括导电垫104。一般，导电垫104通过内部线路(未显示)而与元件区或感测区102电性连接。接着，可选择性将半导体基底100薄化以利后续制程的进行。例如如图本文档来自技高网...

【技术保护点】
１．一种晶片封装体，其特征在于，包括：一承载基底；一半导体基底，具有一上表面及一下表面，且设置于该承载基底之上；一元件区或感测区，位于该半导体基底的该上表面；一导电垫，位于该半导体基底的该上表面；一导电层，电性连接该导电垫，且自该半导体基底的该上表面延伸至该半导体基底的一侧壁上；以及一绝缘层，位于该导电层与该半导体基底之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：林超彦，林义航，
申请(专利权)人：精材科技股份有限公司，
类型：发明
国别省市：71