差动放大电路制造技术

本发明专利技术提供一种偏移电压不依赖于输入电压的差动放大电路。设置第一校正电流产生电路以及第二校正电流产生电路，构成为使与流向折叠串级放大级的电流相同的电流流向输出级，因而使得折叠串级放大级与输出级的晶体管的偏置条件相同。

【技术实现步骤摘要】

本专利技术涉及差动放大电路，更详细地说涉及轨对轨型输入输出的差动放大电路。
技术介绍
对现有的差动放大电路进行说明。图3是示出现有的差动放大电路的电路图。现有的轨对轨型输入输出的差动放大电路具有由PMOS晶体管61和PMOS晶体管 65,66构成的第一输入级、由NMOS晶体管71和NMOS晶体管75、76构成的第二输入级、以及由PMOS晶体管62、63和NMOS晶体管72、73构成的折叠串级(cascode)放大级(例如，参照专利文献1)。此外，还具有由PMOS晶体管64和NMOS晶体管74构成的输出级，由此能够扩展输出电压范围。PMOS晶体管61 66的漏极电流分别是漏极电流161 166，匪OS晶体管71 76的漏极电流分别是漏极电流171 176。输入端子inp的输入电压是Vinp，输入端子irm 的输入电压是Virm。这里，漏极电流162、163为电流21，流入NMOS晶体管73的漏极的电流为电流IB。上述这种结构的差动放大电路进行以下的动作。当输入电压Vinp高于输入电压Virm时，漏极电流165小于漏极电流166，漏极电流175大于漏极电流176。电流IB(IB = 21-175+165)小于漏极电流173(173 = 172 = 21-176+166)，因而NMOS晶体管74的栅极电压变低。因此，NMOS晶体管74的导通电阻变高，输出电压Vout变高。这里，在输入电压Vinp以及输入电压Virm接近于VDD时，PMOS晶体管61成为非饱和动作，作为差动放大电路进行动作，其中，该差动放大电路将NMOS晶体管75、76作为输入。另外，在输入电压Vinp以及输入电压Virm接近于VSS时，NMOS晶体管71成为非饱和动作，作为差动放大电路进行动作，其中，该差动放大电路将PMOS晶体管65、66作为输入。 另外，在输入电压Vinp以及输入电压Virm为中间电压时，两个差动放大电路进行动作。通过进行以上这样的动作，现有的差动放大电路可进行轨对轨型输入输出。专利文献1日本特开2005-223627号公报(图9)但是，在上述现有的差动放大电路中，当输入电压Vinp以及输入电压Virm接近于 VDD、VSS时，流入NMOS晶体管72、73的漏极的电流发生变动，但流入NMOS晶体管74的漏极的电流是恒定的。因此，当差动对的输入电压电平不同时，NMOS晶体管72、73和NMOS晶体管74的偏置条件将会不同。即，差动放大电路具有如下这样的问题当差动对的输入电压电平不同时，偏移电压发生变化。
技术实现思路
本专利技术正是鉴于上述课题而完成的，本专利技术提供一种偏移电压不依赖于差动对的输入电压电平的差动放大电路。为了解决上述课题，本专利技术提供一种差动放大电路，该差动放大电路具有第一输入级，其具有一对PMOS晶体管以及第一电流源，根据两个输入电压而流过输出电流；第二输入级，其具有一对NMOS晶体管以及第二电流源，根据两个输入电压而流过输出电流；折叠串级放大级，其通过流入第一输入级的输出电流，取出第二输入级的输出电流，来输出电压；输出级，其根据折叠串级放大级的电压来输出输出电压；第一校正电流产生电路，其根据第一电流源的供给电流，将第一校正电流流入上述输出级；以及第二校正电流产生电路， 其根据第二电流源的供给电流，从上述输出级取出第二校正电流。在本专利技术中，第一校正电流产生电路以及第二校正电流产生电路构成为使与折叠串级放大级相同的电流流向输出级，因而折叠串级放大级与输出级的晶体管的偏置条件相同。因此，差动放大电路的偏移电压不依存于输入电压。附图说明图1是示出差动放大电路的实施方式的电路图。图2是示出差动放大电路的另一实施方式的电路图。图3是示出现有的差动放大电路的电路图。符号说明11 23PM0S 晶体管31 39、41 43NM0S 晶体管51缓冲器具体实施例方式以下，参照附图对本专利技术的实施方式进行说明。图1是示出差动放大电路的实施方式的电路图。差动放大电路具有PM0S晶体管11 23、NM0S晶体管31 39、NM0S晶体管41 43以及缓冲器51。另外，差动放大电路具有第一偏置端子bp和第二偏置端子bn、第一串级端子cp和第二串级端子cn、非反转输入端子inp、反转输入端子irm以及输出端子out。PMOS晶体管11、PM0S晶体管16和PMOS晶体管21 22构成第一输入级。PMOS晶体管12、PMOS晶体管17和PMOS晶体管23构成第一校正电流产生电路。NMOS晶体管31、 NMOS晶体管36和NMOS晶体管41 42构成第二输入级。NMOS晶体管32、NM0S晶体管37 和NMOS晶体管43构成第二校正电流产生电路。PMOS晶体管13 14、PMOS晶体管18 19、NMOS晶体管33 34和NMOS晶体管38 39构成折叠串级放大级。PMOS晶体管15、 PMOS晶体管20和NMOS晶体管35构成输出级。另外，PMOS晶体管16 20以及NMOS晶体管36 39分别构成串级电路。PMOS晶体管11 15以及NMOS晶体管31 32分别构成电流源。PMOS晶体管11 15的栅极分别与第一偏置端子bp连接，源极分别与电源端子连接，漏极分别与PMOS晶体管16 20的源极连接。PMOS晶体管16 20的栅极分别与第一串级端子cp连接。PMOS晶体管16的漏极与PMOS晶体管21 22的源极连接。PMOS晶体管17 20的漏极分别与PMOS晶体管23的源极、NMOS晶体管38 39的漏极和NMOS晶体管35的漏极连接。NMOS晶体管31 32的栅极分别与第二偏置端子bn连接，源极分别与接地端子4连接，漏极分别与NMOS晶体管36 37的源极连接。NMOS晶体管33 34的栅极分别与 PMOS晶体管18的漏极和NMOS晶体管38的漏极的连接点连接，源极分别与接地端子连接， 漏极分别与NMOS晶体管38 39的源极连接。NMOS晶体管35的栅极与PMOS晶体管19的漏极和NMOS晶体管39的漏极的连接点连接，源极与接地端子连接。NMOS晶体管36 39 的栅极分别与第二串级端子cn连接。NMOS晶体管36的漏极与NMOS晶体管41 42的源极连接。NMOS晶体管37的漏极与NMOS晶体管43的源极连接。PMOS晶体管21的栅极与非反转输入端子inp连接，漏极与NMOS晶体管39的源极和NMOS晶体管34的漏极的连接点连接。PMOS晶体管22的栅极与反转输入端子irm连接，漏极与NMOS晶体管38的源极和NMOS晶体管33的漏极的连接点连接。PMOS晶体管23 的栅极与非反转输入端子inp连接，漏极与PMOS晶体管20的漏极和NMOS晶体管35的漏极的连接点连接。NMOS晶体管41的栅极与非反转输入端子inp连接，漏极与PMOS晶体管14的漏极和PMOS晶体管19的源极的连接点连接。NMOS晶体管42的栅极与反转输入端子irm连接，漏极与PMOS晶体管13的漏极和PMOS晶体管18的源极的连接点连接。NMOS晶体管43 的栅极与非反转输入端子inp连接，漏极与PMOS晶体管15的漏极和PMOS晶体管20的源极的连接点连接。缓冲器51的输入端子与PMOS晶体管20的漏极和NMOS晶体管35的漏极的连接点连接，本文档来自技高网...

【技术保护点】
１．一种差动放大电路，其特征在于，该差动放大电路具有：第一输入级，其具有一对ＰＭＯＳ晶体管以及第一电流源，根据两个输入电压而流过输出电流；第二输入级，其具有一对ＮＭＯＳ晶体管以及第二电流源，根据上述两个输入电压而流过输出电流；折叠串级放大级，其通过流入上述第一输入级的输出电流，取出上述第二输入级的输出电流，来输出电压；输出级，其根据上述折叠串级放大级的电压来输出输出电压；第一校正电流产生电路，其根据上述第一电流源的供给电流，将第一校正电流流入上述输出级；以及第二校正电流产生电路，其根据上述第二电流源的供给电流，从上述输出级取出第二校正电流。

【技术特征摘要】
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【专利技术属性】
技术研发人员：五十岚敦史，三谷正宏，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP