多圈排列双IC芯片封装件及其生产方法技术

多圈排列双IC芯片封装件及其生产方法，多圈排列双IC芯片封装件包括有载体的多圈QFN引线框架、内引脚、IC芯片及塑封体。生产方法如下：减薄、划片、一次上芯、压焊、二次倒装上芯、底部填充&固化、塑封及后固化、打印、分离引脚、电镀、分离产品、产品测试、包装入库。本发明专利技术的多圈QFN引线框架设计，可以比同样面积的单排引线框架的引脚数设计增加40%以上，满足了高密度、多I/O封装的需要，同时采用倒装上芯，焊线少而且短，热传导热传导距离短，散热性好；倒装上芯，凸点和引脚间电容和电感远小于芯片焊盘与引脚间焊线电容和电感，减少了对高频应用的影响，QFN厚度可降低到0.5mm以下，避免了焊线的交丝和开路，提高了测试良率和可靠性。

【技术实现步骤摘要】

本专利技术涉及电子信息自动化元器件制造
，尤其涉及到四边扁平无弓丨脚IC 芯片封装，具体说是一种多圈排列无载体双IC芯片封装件，本专利技术还包括该封装件的生产方法。
技术介绍
近年来，随着移动通信和移动计算机领域便捷式电子元器件的迅猛发展，小型封装和高密度组装技术得到了长足的发展；同时，也对小型封装技术提出了一系列严格要求，诸如，要求封装外形尺寸尽量缩小，尤其是封装高度小于1 mm。封装后的连接可靠性尽可能提高，适应无铅化焊接(保护环境)和有效降低成本。QFN(Quad Flat No Lead Package)型多圈IC芯片倒装封装的集成电路封装技术是近几年发展起来的一种新型微小形高密度封装技术，是最先进的表面贴装封装技术之一。由于无引脚、贴装占有面积小，安装高度低等特点，为满足移动通信和移动计算机领域的便捷式电子机器，如PDA、3G手机、MP3、MP4、MP5等超薄型电子产品发展的需要应用而生并迅速成长起来的一种新型封装技术。目前的四边扁平无引脚封装件，由于引脚少，即I/O 少，满足不了高密度、多I/O封装的需要，同时焊线长，影响高频应用。而且QFN—般厚度控制在0. 82mm 1. 0 mm，满足不了超薄型封装产品的需要。
技术实现思路
本专利技术所要解决的技术问题是提供一种能实现引脚间距为0.65mm 0. 50 mm, I/O数达200个的高密度封装四边扁平无引脚的一种多圈排列双IC芯片封装件，本专利技术还提供该封装件的生产方法。本专利技术的技术问题采用下述技术方案实现一种多圈排列双IC芯片封装件，包括引线框架、内引脚、IC芯片及塑封体，引线框架四边呈数圈排列有引线框架内引脚，所述引线框架采用有载体的引线框架，引线框架载体上设有导电胶，导电胶上粘接第一层不带凸点的IC芯片，IC芯片上端设有第二层带凸点的IC 芯片，带凸点的IC芯片倒装上芯。所述的绕圈排列的内引脚包括第一圈内引脚、第二圈内引脚、第三圈内引脚及第四圈内引脚，每圈之间通过中筋和边筋相连接，同一圈的内引脚之间相连接。所述的不带凸点IC芯片上的焊盘与第二圈内引脚焊接，形成第一键合线，与第一圈内引脚焊接，形成第二键合线。所述弓I线框架每边的内弓I脚平行排列。所述弓I线框架每边的内弓I脚交错排列。上述多圈排列双IC芯片封装件的生产方法，其工艺步骤如下 步骤1:减薄晶圆减薄厚度IOOym 250μπι，其中带凸点芯片的晶圆厚度为250μπι，粗磨速度 3ym/ s 6ym/s，精磨速度0. 6 μ m/s 1. 0 μ m/s ；不带凸点芯片晶圆厚度100 μ m，粗磨速度:2ym/ s ~ 4 μ m/s ；精磨速度0. 4ym/s 0. 8 μ m/s ； 步骤2 划片≤8吋的晶圆采用DISC 3350双刀划片机，8吋到12吋晶圆采用A-WD-300TXB划片机， 划片进刀速度控制在< lOmm/s ； 步骤3 —次上芯一次上芯采用有载体框架和无凸点的IC芯片，使用导电胶一次上芯，一次上芯设备和工艺同普通QFN ； 步骤4:压焊不带凸点的IC芯片上键合引线，对第一层无凸点芯片进行第一次焊线压焊，与第二圈内引脚之间采用低弧度键合方法焊接，弧高控制在IOOym以内，形成第一键合线，对第一层无凸点芯片进行第二次焊线压焊，使用金线或铜线，与第二圈内引脚之间采用低弧度反向键合方法，弧高控制在80 μ m以内，形成第二键合线；所采用弧形是防止塑封冲线； 步骤5 二次倒装上芯二次倒装上芯，在不带凸点的IC芯片上，采用倒装上芯机，将带凸点的IC芯片沾上焊料放置在第一层不带凸点的IC芯片的相对位置上，第二层带凸点的IC芯片倒装上芯后，进行回流焊；步骤6 底部填充&固化对倒装上芯的半成品，选用热膨胀系数低α 1 < 1的绝缘材料，将下填料加热到80°C 110°C，采用抽真空技术，将凸点与框架焊盘进行底部填充，最后在QFN通用烘箱中将下填料结束后的产品烘烤15分钟 30分钟； 步骤7 塑封&后固化选用吸水率彡0. 25%、应力膨胀系数α 1彡1的低吸湿、低应力环保型塑封； 使用ESPEC烘箱将塑封后的产品进行后固化，采用QFN防翘曲固化夹具，固化条件温度为150°C，时间:5小时; 步骤8 打印同常规QFN打印； 步骤9:分离引脚磨削法分离先将打印完的产品框架底部进行腐蚀，腐蚀深度0. 04mm 0. 06mm，然后磨削，磨削深度0. 065mm 0. 045mm，使相邻引脚分离； 步骤10 电镀采用化学镀系统，先电镀一层8 μ m 10 μ m的铜，然后再镀7 μ m 15 μ m的纯锡。其烘烤设备和工艺同普通QFN;步骤11 分离产品采用双刀切割机，将单元型产品分离成单个产品； 步骤12 产品测试、包装入库产品测试、包装入库同普通QFN产品。 所述步骤9分离引脚采用激光法分离，从切口将内外引脚的连筋激光切断，以分离每一圈上的引脚，激光切割深度为0. Ilmmmm 0. 13_nm。所述步骤10电镀，对于激光切割分离引脚间连筋的半成品，电镀7 μ m 15 μ m的纯锡。所述步骤3双芯片一次上芯时，采用QFN胶膜片和不带凸点的IC芯片，使用具备胶膜片粘片工艺的上芯机，双芯片二次上芯采用倒装上芯机，将带凸点的IC芯片的凸点沾上焊料放置在已键合引线的IC芯片相应位置上，全部上完芯后，进行回流焊。本专利技术的多圈QFN引线框架设计，可以比同样面积的单排引线框架的引脚数设计增加40%以上，满足了高密度、多I/O封装的需要，同时采用倒装上芯，焊线少而且短，热传导热传导距离短，散热性好；倒装上芯，凸点和引脚间电容和电感远小于芯片焊盘与引脚间焊线电容和电感，减少了对高频应用的影响。并且倒装上芯，凸点+助焊剂高度远小于芯片焊盘与引脚间焊线弧高，QFN厚度可降低到0. 5mm以下，能满足超薄型封装产品的需要。避免了焊线的交丝和开路，提高了测试良率和可靠性。附图说明图1为本专利技术结构示意图2为本专利技术腐蚀后的剖面示意图； 图3为本专利技术磨削分离引脚后剖面示意图； 图4为激光分离引脚后剖面示意图； 图5为本专利技术使用胶膜片示意图； 图6为本专利技术内引脚平行排列俯视图； 图7为本专利技术内引脚交错排列俯视图。具体实施例方式下面结合附图对本专利技术进行详细说明一种多圈排列双IC芯片封装件，包括引线框架、内引脚、IC芯片及塑封体，引线框架四边呈数圈排列有引线框架内引脚。绕圈排列的内引脚包括第一圈内引脚8、第二圈内引脚9 第三圈内引脚16及第四圈内引脚18，每圈之间通过中筋g和边筋f相连接，同一圈的内引脚之间相连接。引线框架每边a、b、c、d的内引脚平行排列或者交错排列。本专利技术的引线框架采用有载体的引线框架，引线框架载体1上设有导电胶5，导电胶5上粘接第一层不带凸点的IC芯片7，IC芯片7上端设有第二层带凸点的IC芯片3，带凸点的IC芯片3倒装上芯。不带凸点IC芯片7上的焊盘与第二圈内引脚9焊线连接，形成第一键合线11，与第一圈内引脚8焊线连接，形成第二键合线15。本专利技术的双芯片堆叠封装流程1晶圆减薄一划片一一次上芯(导电胶)一压焊一二次倒装上芯一底部填充&固化一塑封一后固化一打印一磨削法分离引脚一电镀一分离产品一外观检验一测试编带包装一入库。本专利技术的双芯片堆叠封装本文档来自技高网...

【技术保护点】
１．一种多圈排列双ＩＣ芯片封装件，包括引线框架、内引脚、ＩＣ芯片及塑封体，引线框架四边呈数圈排列有引线框架内引脚，其特征在于所述引线框架采用有载体的引线框架，引线框架载体（１）上设有导电胶（５），导电胶（５）上粘接第一层不带凸点的ＩＣ芯片（７），ＩＣ芯片（７）上端设有第二层带凸点的ＩＣ芯片（３），带凸点的ＩＣ芯片（３）倒装上芯。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱文辉，慕蔚，李习周，郭小伟，
申请(专利权)人：天水华天科技股份有限公司，华天科技西安有限公司，
类型：发明
国别省市：62