一种BiCMOS采样保持电路制造技术

本实用新型专利技术涉及一种BiCMOS采样保持电路，它包括一用于接收第一、第二输入信号的输入缓冲级、分别与该输入缓冲级连接的并分别用于输出第一、第二输出信号的第一、第二输出缓冲级、并联连接在所述输入缓冲级与第二输出缓冲级之间的第一采样电容和第一至第三电流开关以及并联连接在所述输入缓冲级与第一输出缓冲级之间的第二采样电容和第四至第六电流开关，所述第一至第六电流开关均为NMOS管。本实用新型专利技术既具有双极型电路快速、输入失调电压低和大电流驱动能力的优点，又具备CMOS电路低功耗和高集成度的特性，从而能够满足高速高精度ADC芯片的工作需求，可以广泛应用于高速A/D转换器模块和IP核设计。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及集成电路，尤其涉及一种BiCMOS (Bipolar CMOS，双极型CMOS)采样保持电路。
技术介绍
众所周知，采样保持电路是A/D转换器中的重要组成部分，其作用是对外部输入的模拟信号进行采样保持处理，可以说，采样保持电路的速度直接决定了整个A/D转换器的转换速率。在两步式A/D转换器中，经常采用射级跟随器开关采样保持放大电路。典型的射级跟随器开关采样保持放大电路的结构如图1所示，该采样保持放大电路主要包括由第一至第四三极管Ql至Q4组成的输入缓冲级、由第八、第九三极管Q8、Q9和第十四、第十五三极管Q14、Q15组成的输出缓冲级、第一、第二采样电容CH1、Ch2以及第一至第六电流开关Tl 至T6 ；其中，第一、第二三极管Q1、Q2作为与输入相连的级联射级跟随器可以降低来自输入的瞬态电流，第一至第六电流开关Tl至T6均为NPN结构的三极管，且第一、第二电流开关 T1、T2和第四、第五电流开关Τ4、Τ5相连，同为采样时钟，第三电流开关Τ3和第六电流开关 Τ6相连，同为保持时钟。两个时钟的时序如图3所示，在采样阶段，第一电流开关Tl和第四电流开关Τ4导通，连接在第五、第十一三极管Q5、Q11上的电流源关断，第一输入信号Vim 和第二输入信号VIN2通过输入缓冲级和第五、第十一三极管Q5、Q11将电荷存储在第一、第二采样电容CH1、Ch2上；在保持阶段，第一、第二电流开关Tl、T2和第四、第五电流开关T4、 T5关断，第三电流开关T3和第六电流开关T6导通，存储在第一、第二采样电容CH1、CH2的电荷通过输出缓冲电路输出。但是，在上述采样保持电路中，由第一至第六电流开关Tl至T6组成双极型开关的开关特性差，使得整个采样保持电路的速度下降，从而直接影响并限制着A/D转换器的速度；另外，在第五、第六三极管Q5、Q6导通瞬间，第一输出信号Vol和第二输出信号Vo2会有一个较大的抖动。因此，这种射级跟随器开关采样保持放大电路已越来越不能适应高速A/ D转换器的工作要求。
技术实现思路
为了解决上述现有技术存在的问题，本技术旨在提供一种BiCMOS采样保持电路，以实现较好的开关特性，从而有效提高采样保持电路的运行速度。本技术所述的一种BiCMOS采样保持电路，它包括一用于接收第一、第二输入信号的输入缓冲级、分别与该输入缓冲级连接的并分别用于输出第一、第二输出信号的第一、第二输出缓冲级、并联连接在所述输入缓冲级与第二输出缓冲级之间的第一采样电容和第一至第三电流开关以及并联连接在所述输入缓冲级与第一输出缓冲级之间的第二采样电容和第四至第六电流开关，所述输入缓冲级包括串联的第一三极管和第三三极管以及串联的第二三极管和第四三极管，其中，所述第一三极管和第二三极管的发射极连接后接地，所述第三三极管和第四三极管的基极和集电极连接至一外部电源，所述第一至第六电流开关均为NMOS管，所述第一至第三电流开关的源极相连接地，且第一、第二电流开关的栅极相连，所述第四至第六电流开关的源极相连接地，且第四、第五电流开关的栅极相连。在上述的BiCMOS采样保持电路中，所述电路还包括第一、第二电容，所述第一电容的一端与所述第一三极管的集电极连接，另一端连接在所述第二采样电容和第一输出缓冲级之间，所述第二电容的一端与所述第二三极管的集电极连接，另一端连接在所述第一采样电容和第二输出缓冲级之间。在上述的BiCMOS采样保持电路中，所述第一输出缓冲级包括第八三极管和第九三极管，所述第八、第九三极管的集电极连接至所述外部电源，所述第八三极管的基极与一第五三极管的发射极连接，并通过该第五三极管的基极连接至所述第二三极管的集电极，该第八三极管的发射极与所述第九三极管的基极连接，该第九三极管的发射极接地，且所述第五三极管的集电极与所述外部电源连接；所述第二输出缓冲级包括第十四三极管和第十五三极管，所述第十四、第十五三极管的集电极连接至所述外部电源，所述第十四三极管的基极与一第十一三极管的发射极连接，并通过该第十一三极管的基极连接至所述第一三极管的集电极，该第十四三极管的发射极与所述第十五三极管的基极连接，该第十五三极管的发射极接地，且所述第十一三极管的集电极与所述外部电源连接；所述第一采样电容的一端与所述第十四三极管的基极连接，另一端与所述外部电源连接；所述第二采样电容的一端与所述第八三极管的基极连接，另一端与所述外部电源连接；所述第一电流开关的漏极与所述第十四三极管的发射极连接，所述第二电流开关的漏极与所述第十一三极管的发射极连接，所述第三电流开关的漏极与所述第十一三极管的基极连接，所述第四电流开关的漏极与所述第八三极管的发射极连接，所述第五电流开关的漏极与所述第五三极管的发射极连接，所述第六电流开关的漏极与所述第五三极管的基极连接。在上述的BiCMOS采样保持电路中，所述第一电容的另一端与所述第八三极管的基极连接，所述第二电容的另一端与所述第十四三极管的基极连接。在上述的BiCMOS采样保持电路中，所述第三三级管的发射极通过一电阻与所述第一三极管的集电极连接，所述第四三级管的发射极通过一电阻与所述第二三极管的集电极连接，所述第一、第二三极管的发射极各连接一电阻后相连，并通过一电流源接地，所述第一至第三电流开关的源极相连后通过一电流源接地，所述第四至第六电流开关的源极相连后通过一电流源接地，所述第九、第十五三极管的发射极分别通过一电流源接地。在上述的BiCMOS采样保持电路中，所述第一三极管的基极接收所述第一输入信号，所述第二三极管的基极接收所述第二输入信号，所述第九三极管的发射极输出所述第一输出信号，所述第十五三极管的发射极输出所述第二输出信号。由于采用了上述的技术解决方案，本技术通过采用NMOS管形式的电流开关取代了传统的由三极管组成的双极型电流开关，只需对NMOS管的源极和漏极互换，即可在传输电流时实现双向传输，因此实现了较好的开关特性，从而提高了采样保持电路的速度；另外，为了在采样阶段到保持阶段的转换过程中，防止由于第五、第十一三极管的过快动作而对输出信号造成大的抖动，因此，本技术增设了第一、第二电容，以降低第五、第十一三极管的开启速度，并在保持阶段到采样阶段的转换过程中，降低了来自输入端的瞬态电流，同时，第一、第二电容还可以用来补偿输入信号馈通效应。附图说明图1是现有技术中射级跟随器开关采样保持放大电路的原理图；图2是本技术一种BiCMOS采样保持电路的原理图；图3是本技术一种BiCMOS采样保持电路的开关时序图。具体实施方式以下结合附图，对本技术的具体实施例进行详细说明。如图2所示，本技术，即一种BiCMOS采样保持电路，它包括一输入缓冲级1、第一输出缓冲级2、第二输出缓冲级3、第一采样电容Chi、第二采样电容Ch2、第一电容Cl、第二电容C2以及第一至第六电流开关Ml至M6，其中，第一至第六电流开关Ml至M6均为NMOS管。 输入缓冲级1包括第一至第四三极管Ql至Q4，其中，第三三级管Q3的发射极通过一电阻R与第一三极管Ql的集电极连接，第四三级管Q4的发射极通过一电阻R与第二三极管Q2的集电极连接，第一三极管Ql的基极接收第一输入信号VIN1，第二三极管Q2的基极接收第二输入信本文档来自技高网...

【技术保护点】
１．一种ＢｉＣＭＯＳ采样保持电路，它包括一用于接收第一、第二输入信号的输入缓冲级、分别与该输入缓冲级连接的并分别用于输出第一、第二输出信号的第一、第二输出缓冲级、并联连接在所述输入缓冲级与第二输出缓冲级之间的第一采样电容和第一至第三电流开关以及并联连接在所述输入缓冲级与第一输出缓冲级之间的第二采样电容和第四至第六电流开关，所述输入缓冲级包括串联的第一三极管和第三三极管以及串联的第二三极管和第四三极管，其中，所述第一三极管和第二三极管的发射极连接后接地，所述第三三极管和第四三极管的基极和集电极连接至一外部电源，其特征在于，所述第一至第六电流开关均为ＮＭＯＳ管，所述第一至第三电流开关的源极相连接地，且第一、第二电流开关的栅极相连，所述第四至第六电流开关的源极相连接地，且第四、第五电流开关的栅极相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：师帅，
申请(专利权)人：上海贝岭股份有限公司，
类型：实用新型
国别省市：31