一种基于状态保存机制的抗单粒子锁存结构制造技术

本实用新型专利技术涉及一种基于状态保存机制的抗单粒子锁存结构，其包括信号延时电路及抗单粒子锁存电路；信号延时电路的延时时间大于单粒子瞬态扰动产生的最大脉冲宽度；抗单粒子锁存电路同时接收并比较外部输入信号及所述外部输入信号经过信号延时电路输出的外部输入延时信号，当外部输入信号与外部输入延时信号相同时，抗单粒子锁存电路根据外部输入信号的状态输出并锁存相应的状态信号；当外部输入信号与外部输入延时信号不同时，抗单粒子锁存电路输出前一时刻抗单粒子锁存电路锁存的状态信号。本实用新型专利技术提高了电路受单粒子扰动后恢复的速度，能够抵御SEU效应和SET效应对电路的干扰，电路结构简单，减小了占用面积，降低了功耗，提高了系统的可靠性。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种抗单粒子锁存结构，尤其是一种基于状态保存机制的抗单 粒子锁存结构，具体地说是一种既能抗单粒子翻转又能防止单粒子扰动的锁存结构。
技术介绍
电子器件在太空中工作时，会受到高能质子、高能中子及宇宙中重粒子的撞击。撞 击本身，以及撞击产生的次级粒子，都会在体硅上电离电子-空穴对；当电离积累的电荷数 量达到一定量级时，会对电路状态产生扰动。如存储类单元的位翻转、组合逻辑中的瞬态 脉冲等，这些效应常被称为单粒子效应。单粒子效应可以分为单粒子闩锁(SEL)，单粒子 翻转(SEU)，单粒子瞬态扰动(SET)，单粒子烧毁(SEB)，单粒子栅穿(SEGR)等。在大尺寸工艺条件下，单粒子效应对电路的影响主要表现为SEU效应，主要影响 带存储结构的电路。针对SEU效应加固的方法较多，其中利用反馈管恢复的DICE (双互锁 单元技术)结构最为流行。而对于SET效应，在大尺寸条件下，由于电路的负载较大，很难产 生足够幅度和时间跨度的SET脉冲。所以，大尺寸条件下，SET效应往往是被忽略的。随着工艺尺寸的不断减小，电源电压不断降低，电路的工作频率越来越高，受单粒 子扰动的节点噪声容限降低。所以，单粒子效应产生的瞬态脉冲在电路中传播时很难被衰 减。同时，随着工作频率的增加，由SET效应引起的错误数量也随之增加。并且错误数量远 远超过SEU的数量，成为导致系统出现错误的主要来源。对于锁存结构而言，在深亚微米工 艺条件下，只对SEU效应进行加固显得远远不够。目前国际上流行利用延时滤波器加上DICE结构完成对锁存结构的SET加固。此 方法的局限性在于利用单独的延时滤波器会增加系统时序的开销。而且，对于抗单粒子 DICE结构而言，每次受单粒子效应影响后，必有一个相邻的节点与之同时受到干扰。当扰动 结束后，通过反馈管，将受干扰节点的状态重新恢复到扰动前的状态。这一反馈恢复的过程 也需要一定的时间。同时，如果在此恢复过程中，系统有数据输出的请求，也会产生错误的 数据输出。所以，整个延时滤波器加DICE的抗单粒子结构不但对系统时序开销较大，同时 也伴随着输出错误数据的可能性，限制了芯片在高频情况下的使用。另一种流行的加固方法是利用三模冗余的方法，同一电路被一式三份，并通过多 数表决器决定最终的输出结果。三模冗余加多数表决器的结构可以完全消除单粒子效应对 电路的影响，但是会在面积和功耗上带来多达3. 5倍的额外开销。
技术实现思路
本技术的目的是克服现有技术中存在的不足，提供一种基于状态保存机制的 抗单粒子锁存结构，其提高了电路受单粒子扰动后恢复的速度，能够抵御SEU效应和SET效 应对电路的干扰，电路结构简单，减小了占用面积，降低了功耗，提高了系统的可靠性。按照本技术提供的技术方案，所述基于状态保存机制的抗单粒子锁存结构， 包括信号延时电路及与所述信号延时电路相连的抗单粒子锁存电路；所述信号延伸电路用于将输入信号延时后输出，所述信号延时电路的延时时间大于单粒子瞬态扰动产生的最大 脉冲宽度；所述抗单粒子锁存电路同时接收并比较外部输入信号及所述外部输入信号经 过信号延时电路输出的外部输入延时信号，当所述外部输入信号与外部输入延时信号相同 时，抗单粒子锁存电路根据外部输入信号的状态输出并锁存相应的状态信号；当所述外部 输入信号与外部输入延时信号不同时，抗单粒子锁存电路输出前一时刻抗单粒子锁存电路 锁存的状态信号。所述信号延时电路包括至少一组反相器延时电路，所述每组反相器延时电路包括 至少两个反相器。所述反相器包括MOS管P41及MOS管N41，所述MOS管P41的源极端与电 源VDD相连，MOS管P41的漏极端与MOS管N41的漏极端相连，所述MOS管N41的源极端接 地；MOS管P41与MOS管N41的栅极端相连；所述MOS管P41与MOS管N41的栅极端相连后 形成延时信号输入端，MOS管P41与MOS管N41的漏极端相连后形成延时信号输出端；每组 反相器延时电路内前一反相器的延时信号输出端与后一反相器的延时信号输入端相连。所述抗单粒子锁存电路包括第一状态保持电路、第二状态保持电路、第三状态保 持电路及第四状态保持电路；第一状态保持电路包括MOS管P1、M0S管P2、M0S管m及MOS 管N2 ；所述MOS管Pl的源极端与电源VDD相连，MOS管Pl的漏极端与MOS管P2的源极端 相连；MOS管P2的漏极端与MOS管附的漏极端相连，并形成第一节点；MOS管附的源极端 与MOS管N2的漏极端相连，MOS管N2的源极端接地；MOS管Pl的栅极端与MOS管附的栅 极端相连，MOS管P2的栅极端与MOS管N2的栅极端相连；所述第二状态保持电路包括MOS 管P3、MOS管P4、MOS管N3及MOS管N4 ；MOS管P3的源极端与电源VDD相连，MOS管P3的 漏极端与MOS管P4的源极端相连；MOS管P4的漏极端与MOS管N3的漏极端相连，并形成 第二节点；MOS管N3的源极端与MOS管N4的漏极端相连，MOS管N4的源极端接地；MOS管 P3与MOS管N3的栅极端相连，MOS管P4与MOS管N4的栅极端相连；所述第三状态保持电 路包括MOS管P5、M0S管P6、M0S管N5及MOS管N6 ；所述MOS管P5的源极端与电源VDD相 连，MOS管P5的漏极端与MOS管P6的源极端相连；MOS管P6的漏极端与MOS管N5的漏极 端相连，并形成第三节点；MOS管N5的源极端与MOS管N6的漏极端相连，所述MOS管N6的 源极端接地；所述第四状态保持电路包括MOS管P7、MOS管P8、MOS管N7及MOS管N8 ；所 述MOS管P7的源极端与电源VDD相连，MOS管P7的漏极端与MOS管P8的源极端相连；MOS 管P8与MOS管N7的漏极端相连，并形成第四节点；MOS管N7的源极端与MOS管N8的漏极 端相连，MOS管N8的源极端接地；所述第四节点同时与MOS管Pl的栅极端、MOS管m的栅 极端、MOS管P6的栅极端及MOS管N6的栅极端相连，并形成数据输出端；第三节点同时与 MOS管P8的栅极端、MOS管N8的栅极端、MOS管P3的栅极端及MOS管N3的栅极端相连；第 二节点同时与MOS管P5的栅极端、MOS管N5的栅极端、MOS管N2的栅极端及MOS管P2的 栅极端相连；第一节点同时与MOS管P4的栅极端、MOS管N4的栅极端、MOS管P7的栅极端 及MOS管N7的栅极端相连；MOS管Pl的栅极端与MOS管m的栅极端对应相连的端部形成 第一锁存电路输入端，MOS管P2的栅极端与MOS管N2的栅极端对应相连的端部形成第二 锁存电路输入端。所述第二锁存电路输入端与信号延时电路的输出端相连，所述信号延时电路的输 入端与数据输入端相连，所述数据输入端还与第一锁存电路输入端相连。所述数据输入端与MOS管m0、M0S管N9的源极端相连，所述MOS管附0的漏极端与信号延时电路的输入端相连，MOS管N9的漏极端与第一锁存电路输入端相连；MOS管NlO 与MOS管N9的栅极端均与控制信号输入端相连。本技术的优点提出了一种利用状态保存机制的锁存结构，包括由反相器组 成的信号延时电路和抗单粒子锁存电路；信号延时电路的输出端与第二锁存电路输入本文档来自技高网...

【技术保护点】
１．一种基于状态保存机制的抗单粒子锁存结构，其特征是：包括信号延时电路及与所述信号延时电路相连的抗单粒子锁存电路；所述信号延伸电路用于将输入信号延时后输出，所述信号延时电路的延时时间大于单粒子瞬态扰动产生的最大脉冲宽度；所述抗单粒子锁存电路同时接收并比较外部输入信号及所述外部输入信号经过信号延时电路输出的外部输入延时信号。

【技术特征摘要】
1.一种基于状态保存机制的抗单粒子锁存结构，其特征是包括信号延时电路及与所 述信号延时电路相连的抗单粒子锁存电路；所述信号延伸电路用于将输入信号延时后输 出，所述信号延时电路的延时时间大于单粒子瞬态扰动产生的最大脉冲宽度；所述抗单粒 子锁存电路同时接收并比较外部输入信号及所述外部输入信号经过信号延时电路输出的 外部输入延时信号。2.根据权利要求1所述的基于状态保存机制的抗单粒子锁存结构，其特征是所述信 号延时电路包括至少一组反相器延时电路，所述每组反相器延时电路包括至少两个反相3.根据权利要求2所述的基于状态保存机制的抗单粒子锁存结构，其特征是所述反 相器包括MOS管P41及MOS管N41，所述MOS管P41的源极端与电源VDD相连，MOS管P41 的漏极端与MOS管N41的漏极端相连，所述MOS管N41的源极端接地；MOS管P41与MOS管 N41的栅极端相连；所述MOS管P41与MOS管N41的栅极端相连后形成延时信号输入端，MOS 管P41与MOS管N41的漏极端相连后形成延时信号输出端；每组反相器延时电路内前一反 相器的延时信号输出端与后一反相器的延时信号输入端相连。4.根据权利要求1所述的基于状态保存机制的抗单粒子锁存结构，其特征是所述抗 单粒子锁存电路包括第一状态保持电路、第二状态保持电路、第三状态保持电路及第四状 态保持电路；第一状态保持电路包括MOS管P1、M0S管P2、M0S管附及MOS管N2 ；所述MOS 管Pl的源极端与电源VDD相连，MOS管Pl的漏极端与MOS管P2的源极端相连；MOS管P2 的漏极端与MOS管m的漏极端相连，并形成第一节点(1) ；MOS管m的源极端与MOS管N2 的漏极端相连，MOS管N2的源极端接地；MOS管Pl的栅极端与MOS管附的栅极端相连，MOS 管P2的栅极端与MOS管N2的栅极端相连；所述第二状态保持电路包括MOS管P3、MOS管 P4、MOS管N3及MOS管N4 ；MOS管P3的源极端与电源VDD相连，MOS管P3的漏极端与MOS 管P4的源极端相连；MOS管P4的漏极端与MOS管N3的漏极端相连，并形成第二节点(2)； MOS管N3的源极端与MOS管N4的漏极端相连，MOS管N4的源极端接地；MOS管P...

【专利技术属性】
技术研发人员：周昕杰，薛忠杰，王栋，罗静，徐睿，周毅，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：实用新型
国别省市：32