非易失性半导体存储装置的编程方法制造方法及图纸

本发明专利技术公开一种非易失性半导体存储装置的编程方法，所述编程方法利用负偏置电压。所述方法包括：在编程模式中，在同一存储器块中导通连接到被选择的位线的串选择晶体管并截止连接到未被选择的字线的串选择晶体管。这可以通过将负偏置电压施加到体基底并施加电压电平高于连接到被选择的位线的串选择晶体管的阈值电压并低于连接到未被选择的位线的串选择晶体管的阈值电压的电压来实现。所述方法可以减小在被选择的单元串和未被选择的单元串之间的编程干扰。

【技术实现步骤摘要】

本专利技术构思涉及一种非易失性存储装置的编程方法，更具体地讲，涉及一种利用 负偏置电压的NAND型半导体闪速存储器的编程方法。
技术介绍
半导体存储装置主要可以分为易失性存储装置和非易失性存储装置。易失性存储 装置可以以双稳态触发器的逻辑状态或以存储在电容器中的电荷来存储数据。易失性半导 体存储装置可以仅在供电时存储或读取数据，并将在供电中断时丢失存储的数据。非易失 性半导体存储装置可以在诸如计算机和通信装置的广泛的应用中用于存储程序和数据。诸如电可擦除可编程只读存储器(EEPROM)的非易失性半导体存储装置即使在供 电中断之后仍存储数据。因为EEPROM是电可擦除可编程的，所以EEPORM已经被广泛地用 作需要持续更新的系统编程装置或辅助存储装置。NAND型闪速存储装置通常比NOR型闪速 存储装置具有更高的集成度(小型化程度)。NAND型闪速存储装置包括存储器单元阵列以存储数据，存储器单元阵列包括 多个单元串(也被称为NAND串)。NAND型闪速存储装置的每个存储器单元可以利用 R)wler-N0rdheim(F-N，福勒-诺德海姆)隧穿电流来执行擦除和编程操作。在编程模式(存储器单元编程模式)中，传统的NAND型闪速存储装置会遭受结合 到被选择的位线的单元串和结合到未被选择的位线的单元串之间的干扰。
技术实现思路
本专利技术构思的一方面提供一种，该非易失性 半导体存储装置可以通过在同一存储块中导通连接到被选择的位线的串选择晶体管并截 止连接到未被选择的位线的串选择晶体管来减小在编程模式中的在被选择的单元串和未 被选择的单元串之间的编程干扰。根据本专利技术构思的一方面，一种具有设置在袋式阱中的NAND型存储器单元阵列 的包括如下步骤将负偏置电压施加到袋式阱；将第 一电压施加到串选择晶体管。第一电压高于连接到被选择的位线的被选择的串的串选择晶 体管的阈值电压，并低于连接到未被选择的位线的未被选择的串的串选择晶体管的阈值电 压。可以将负电压施加到被选择的位线，可以将编程禁止电压施加到未被选择的位线。编程禁止电压可以高于0V。可以将电压电平与施加到袋式阱的负偏置电压的电压电平相同的电压施加到被 选择的位线。根据本专利技术构思的另一方面，一种包括如下 步骤产生电压电平高于被选择的串选择晶体管的阈值电压的电压电平并低于未被选择的串选择晶体管的阈值电压的电压电平的第一电压；在编程模式中，将第一电压施加到形成 在袋式阱中的第一存储器块；在编程模式中，将电压电平与袋式阱的偏置电压的电压电平 相同的负电压施加到形成在袋式阱中的第二存储器块。第二存储器块的位线与第一存储器块共用金属线，并接触与第一存储器块分开的 串选择晶体管。可以将第一电压施加到包括在第一存储器块中的串选择晶体管，可以将第二电压 施加到包括在第二存储器块中的串选择晶体管。包括在第一存储器块中的串选择晶体管可以结合到第一串选择线，包括在第二存 储器块中的串选择晶体管可以结合到第二串选择线，第二串选择线与第一串选择线电性断 开。根据本专利技术构思的又一方面，一种具有形成在袋式阱中的NAND型阵列非易失性 半导体存储装置的编程方法包括如下步骤将与将被编程的数据对应的电压施加到位线，将负偏置电压施加到袋式阱；停用 包括在每个单元串中的地选择晶体管；将第一电压施加到串选择晶体管。第一电压高于连 接到被选择的位线的被选择的串的串选择晶体管的阈值电压，并低于连接到未被选择的位 线的未被选择的串的串选择晶体管的阈值电压。一种，所述方法包括如下步骤将负电压作 为偏置电压施加到袋式阱，在袋式阱中形成有共用相同的位线的第一存储器块和第二存储 器块；在编程模式中，将第一电压施加到第一存储器块内的串选择晶体管的栅极，其中，第 一电压高于第一存储器块中的连接到被选择的位线的每个串选择晶体管的阈值电压，第一 电压低于第一存储器块中的连接到未被选择的位线的每个串选择晶体管的阈值电压。本专利技术构思的示例性实施例提供本专利技术构思的结构性和功能性的描述，但是本发 明不应被解释为限制于这里阐述的示例性实施例。因此，本领域技术人员应清楚地理解，本 专利技术构思的示例性实施例可以以不同的形式来实施，且包括可以实现本专利技术构思的精神的 所有的变化、等同物、替换物。应该理解的是，虽然术语第一、第二等可以在这里用来描述各种元件、组件、区域、 层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语 仅是用来将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。例如，在不脱离 本专利技术构思的教导的情况下，第一元件、组件、区域、层或部分可以被称为第二元件、组件、 区域、层或部分。应该理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或 层、或“结合到”另一元件或层时，它可以直接在另一元件或层上、直接连接到另一元件或 层、或直接结合到另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接 在”另一元件或层上、“直接连接到”另一元件或层、或“直接结合到”另一元件或层时，不 存在中间元件或层。同时，应该类似地解释在这里为了便于描述而使用的用于描述一个元件或特征与另一元件或特征之间的如图中所示的关系的空间相对术语，诸如“在......之间”与“直接在......之间”，或者“与......相邻”与“与......直接相邻”等。这里使用的术语仅为了描述具体的实施例的目的，而不意图限制本专利技术构思。如 这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。除非在这里以特定的顺序进行清楚的限定，否则可以另外地执行本专利技术构思中描 述的各步骤。因此，可以以特定的顺序基本同时地执行或以相反的顺序执行各步骤。下文中，将参照附图详细描述本专利技术构思的实施例的非易失性半导体存储装置的 编程方法。附图说明通过本专利技术构思的如在附图中示出的优选实施例的更具体的描述，本专利技术构思的 前述和其他特征将是明显的，其中，贯穿不同的示图，相同的标号指示相同的部件。附图不 必须按比例绘制，相反，附图为了示出本专利技术构思的原理而进行了强调。图1是根据本专利技术构思的示例性实施例的NAND型闪速存储装置的框图；图2是图1的NAND型闪速存储装置的存储器单元阵列的沿1_1 ‘线截取的剖视 图，其示出了存储器单元阵列160的垂直结构；图3是图1的NAND型闪速存储装置的存储器单元阵列160的电路图；图4是在编程模式中的图3的存储器单元阵列160的串选择晶体管结合到被选择 的位线且电压施加到所述被选择的位线的电路图；图5是在编程模式中的图3的存储器单元阵列160的串选择晶体管结合到未被选 择的位线且电压施加到所述未被选择的位线的电路图；图6是示出结合到被选择的位线和未被选择的位线的存储器单元晶体管的阈值 电压关于施加到串选择线的电压的变化的阈值电压的曲线图；图7是在编程模式中的图3的存储器单元阵列160中的两个串共用被选择的位线 且电压施加到被选择的位线的电路图；图8是在编程模式中的图3的存储器单元阵列160中的两个串共用未被选择的位 线且电压施加到所述未被选择的位线的电路图；图9是示出图1的NAND型闪速存储装置的编程模式操作的时序图；图10是根据本专利技术构思的另一实施例的图1的NAND型闪速存储装置的可选的存 本文档来自技高网...

【技术保护点】
１．一种非易失性半导体存储装置的编程方法，该非易失性半导体存储装置具有设置在袋式阱中的ＮＡＮＤ型存储器单元阵列，所述方法包括如下步骤：将负偏置电压施加到袋式阱；将第一电压施加到形成在袋式阱中的存储器块中的串的串选择晶体管的栅极，其中，第一电压高于连接到被选择的位线的每个串的串选择晶体管的阈值电压，并低于连接到未被选择的位线的串的每个串选择晶体管的阈值电压。

【技术特征摘要】
2010.01.22 KR 10-2010-00060191.一种非易失性半导体存储装置的编程方法，该非易失性半导体存储装置具有设置在 袋式阱中的NAND型存储器单元阵列，所述方法包括如下步骤将负偏置电压施加到袋式阱；将第一电压施加到形成在袋式阱中的存储器块中的串的串选择晶体管的栅极，其中，第一电压高于连接到被选择的位线的每个串的串选择晶体管的阈值电压，并低 于连接到未被选择的位线的串的每个串选择晶体管的阈值电压。2.如权利要求1所述的方法，其中，将负电压施加到被选择的位线，将编程禁止电压施 加到未被选择的位线。3.如权利要求2所述的方法，其中，编程禁止电压高于施加到袋式阱的负偏置电压，并 高于第一电压。4.如权利要求2所述的方法，其中，编程禁止电压高于0V。5.如权利要求2所述的方法，其中，将电压电平与施加到袋式阱的负偏置电压的电压 电平相同的电压施加到被选择的位线。6.一种非易失性半导体存储装置的编程方法，所述方法包括如下步骤将负电压作为偏置电压施加到袋式阱，在袋式阱...

【专利技术属性】
技术研发人员：杨升震，金龙泰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR