本发明专利技术提供一种半导体器件，可实现电子电路的小型化。MOS晶体管(20)具有形成为栅格状的栅电极(22)，被栅电极(22)包围的源区(23)及漏区(24)，沿栅电极(22)的栅格的一个方向配置且通过接触点连接源区(23)及漏区(24)的源极用金属布线(27)及漏极用金属布线(28)。源区(23)及漏区(24)分别被形成为在各金属布线的长度方向上具有长边的长方形状。源极用金属布线(27)及漏极用金属布线(28)在其长度方向上被形成为锯齿形状，分别与源极用接触点(25)及漏极用接触点(26)连接。
【技术实现步骤摘要】
本专利技术涉及一种半导体器件，特别地涉及一种具有源区及漏区夹持形成为栅格状 的栅电极彼此相邻地配置的晶体管的半导体器件。
技术介绍
已知过去为了提高每单位面积的栅宽度(GW)的效率，而将栅电极形成为栅格状 的MOS晶体管(例如，参照非专利文献1)。将此MOS晶体管称为栅格状(方格花纹)晶体管。图1示出现有的栅格状晶体管1的示意性平面结构。栅格状晶体管1包括形成 为栅格状的栅电极2、和被栅电极2包围的扩散区。为了提高电路的精细密度，扩散区采用 正方形的形状。扩散区构成源区3或漏区4，源区3及漏区4夹持栅电极2彼此相邻地配 置。在源区3及漏区4中分别形成用于连接到金属布线的源极用接触点5及漏极用接触点 6。非专利文献1 =Alan Hastings (著),The Art of ANALOG LAYOUT”、pp416_417， Chapter12在栅格状晶体管1中，所有的源区3及所有的漏区4分别连接在共同的电极上。在 栅格状晶体管1中，在背栅扩散层上方的第一金属层中，各源极用接触点5被连接在沿栅电 极2的栅格向一个方向延伸的源极用金属布线上，此外，各漏极用接触点6被连接在沿栅电 极2的栅格向同方向延伸的漏极用金属布线上。在第一金属层中，交替地形成源极用金属 布线和漏极用金属布线。在第一金属层的上方的第二金属层中，多个源极用金属布线被连 接在共同的源电极上，同样地，多个漏极用金属布线被连接在共同的漏电极上。图2示出第一金属层中的金属布线的示意性配置的一例。如图所示，沿栅电极2 的栅格向同一个方向延伸形成了源极用金属布线7及漏极用金属布线8，它们分别被连接 在源极用接触点5及漏极用接触点6上。再有，在图2中，在此俯视图中省略了连接在位于 上侧及下侧的漏极用接触点6上的漏极用金属布线8的图示。形成源极用金属布线7及漏极用金属布线8，使它们具有以覆盖向其长度方向延 伸的栅电极2的上方的方式形成的细长的矩形区域、和为了与各扩散区的接触点连接而从 细长矩形区域向宽度方向突出的凸区域。为此，如图所示，金属布线的宽度，在有凸区域的 部位变粗、在无凸区域的部位变细。特别地，如果以最高的细密度形成扩散区，则存在由于 布局上的制约而不能向斜方向引出布线的情况。如此，由于在长度方向中金属布线的宽度 变化，而使得窄幅的区域中的寄生电阻增加。金属布线的金属电阻被附加在MOS晶体管的 输入输出电阻上。由于寄生电阻的增加导致了在晶体管的导通电阻上附加了布线的寄生电 阻这样的总的导通电阻的增大、驱动能力的损失，而不优选。过去，虽然栅格状晶体管通过 提高每单位面积的栅宽度(GW)的效率，有目的地导入使电路规模小型化，使晶体管的导通 电阻降低、使驱动能力提高，但如果由于其金属布线电阻的增大、而使总的导通电阻增大， 就不得不失去原有的优点。
技术实现思路
鉴于这种状况而进行本专利技术，其目的在于提供一种降低金属布线的电阻的半导体 器件。此外，本专利技术的目的在于实现电子电路的小型化。为了解决上述课题，本专利技术的某一方式的半导体器件具有晶体管，该晶体管包括 形成为栅格状的栅电极，被栅电极包围的源区及漏区，和沿栅电极的栅格的一个方向配置 且通过接触点与源区及漏区连接的金属布线；源区及漏区夹持栅电极相邻地配置；源区及 漏区分别被形成为在金属布线的长度方向上具有长边的长方形状。(专利技术效果)根据本专利技术，可提供一种具有降低金属布线的电阻的MOS晶体管的半导体器件。 此外，根据本专利技术，可实现电子电路的小型化。附图说明图1是表示现有的栅格状晶体管的示意性平面结构图。图2是表示第一金属层中的金属布线的示意性配置的一例的图。图3是表示本专利技术的实施方式的开关电路的结构图。图4是表示本专利技术的实施方式的半导体器件的示意性平面结构图。图5是表示构成源区或漏区的扩散区的平面结构图。图6是表示MOS晶体管的第一金属层中的金属布线的示意性配置的一例的图。图7是表示由A-A截取图6的MOS晶体管的一部分剖面的图。图8是VBUS-SW的电路图。图9 (a)是表示配置了 20个晶体管单元时的第一金属层的示意性平面结构图，(b) 是表示第二金属层的示意性平面结构图。图10是表示第三金属层的示意性平面结构图。图11是AUDIO-SW的电路图。图12是表示实施方式的半导体器件的示意性平面结构的变化例的图。图13是表示MOS晶体管的第一金属层中的金属布线的示意性配置的变化例的图。(符号说明)20-M0S晶体管，22-栅电极，23-源区，24-漏区，25-源极用接触点，26-漏极用接 触点，27-源极用金属布线，28-漏极用金属布线，40-第一金属层。具体实施例方式图3示出本专利技术的实施方式的开关电路10的结构。开关电路10被搭载在便携式 电话或PDA(个人数字助理，Personal Digital Assistant)等电子设备上。电子设备具有 连接器16，在连接器16上连接有PC(个人计算机，Personal Computer)等外部设备、耳机 等外围设备。在开关电路10中，共同输入输出部15连接在连接器16上，在与外部设备或 外围设备之间进行输入输出的信号经过共同输入输出部15。开关电路10结构为至少包括 USB-Sffl 1, AUDIO-Sff 12, UART-Sff 13 及 VBUS-SW14。如果电子设备通过连接器16由USB (Universal Serial Bus)连接到外部设备上，则USB-SWll被导通，能进行USB信号的发送接收。此时，VBUS-SW14也被导通，经过USB 提供的VBUS电源作为VBUS0UT被输出，并且内部电源生成电路17生成内部电源intVCC。 此外，如果在连接器16上连接耳机，则AUDI0-SW12被导通，从耳机输出声音。此外，在 UART (Universal Asynchronous Receiver Transmitter) ff ^W^i^^^WrUART-SfflS^ 导通。如此，开关电路10按照连接在连接器16上的设备，控制各开关的导通断开。为了低损耗·低失真地通过高频的信号和输入电平小的模拟音频信号，而开关电 路10优选尽力降低总的导通电阻(晶体管的导通电阻+布线的寄生电阻)。另一方面，为 了 USB-SW的宽带化，而优选实现共同输入输出部15的低容量化。虽然通常为了降低晶体 管的导通电阻而需要增大栅宽度(GW)，但作为副作用，会导致寄生电容的增大。本专利技术者通 过提高栅格状晶体管的每单位面积的栅宽度(GW)的效率，有助于电路规模的小型化，着眼 于兼容导通电阻和寄生电容的降低，达到实现降低有关过去栅格状晶体管成为问题的金属 布线电阻的布局。图4示出了本专利技术的实施方式的半导体器件的示意性平面结构。本实施方式的半 导体器件具有栅格状晶体管即MOS晶体管20。栅格状晶体管由于有效地增加了每单位面积 的栅宽度(GW)，所以具有实现电路的小规模化的优点。MOS晶体管20具有由多晶硅等形成为栅格状的栅电极22。具体地，栅电极22结 构为具有空出规定的第一间隔a向第一个方向延伸的多个行，和空出规定的第二间隔b(> a)向与第一个方向正交的第二方向延伸的多个行。被栅电极22包围的多个扩散区具有同 一长方形的形状，构成源区23或漏区M。源区本文档来自技高网...
【技术保护点】
１．一种半导体器件，其特征在于，具有晶体管，该晶体管包括：形成为栅格状的栅电极，被上述栅电极包围的源区及漏区，及沿上述栅电极的栅格的一个方向配置且通过接触点与上述源区及上述漏区连接的金属布线；上述源区及上述漏区夹持上述栅电极相邻地配置；上述源区及上述漏区分别被形成为在上述金属布线的长度方向上具有长边的长方形状。
【技术特征摘要】
2010.01.29 JP 2010-0195811.一种半导体器件，其特征在于，具有晶体管，该晶体管包括形成为栅格状的栅电 极，被上述栅电极包围的源区及漏区，及沿上述栅电极的栅格的一个方向配置且通过接触 点与上述源区及上述漏区连接的金属布线；上述源区及上述漏区夹持上述栅电极相邻地配 置；上述源区及上述漏区分别被形成为在上述金属布线的长度方向上具有长边的长方形状。2.根据权利要求1所述的半导体器件，其特征在于，形成有与在上述源区形成的源...
【专利技术属性】
技术研发人员：上田佳孝，山田光一，和田淳，小林重人，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP
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