本发明专利技术公开了一种耦合电容触发可控硅器件，由触发信号产生电路和带触发端的可控硅构成，利用耦合电容电路输出触发信号提供可控硅足够的开启电流，实现ESD脉冲与电路正常上电信号的区别；通过在电容耦合电路增加识别ESD脉冲的PMOS开关，实现只有在ESD的情况下将电容耦合电路接入电源线，从而达到降低电容耦合电路静态漏电的目的。相比传统电容耦合触发SCR结构依靠金属层电容作为耦合电容，本发明专利技术中采用MOS电容管更节省面积，并且解决了MOS电容管在直流偏压下的漏电流问题。
【技术实现步骤摘要】
本专利技术属于集成电路静电防护领域，具体涉及一种耦合电容触发可控硅器件。
技术介绍
自然界的静电放电(ESD)现象对集成电路的可靠性构成严重的威胁。在工业界， 集成电路产品的失效30%都是由于遭受静电放电现象所引起的，而且越来越小的工艺尺 寸，更薄的栅氧厚度都使得集成电路受到静电放电破坏的几率大大增加。因此，改善集成电 路静电放电防护的可靠性对提高产品的成品率具有不可忽视的作用。静电放电现象的模式通常分为四种HBM(人体放电模式)，匪(机器放电模式)， CDM(组件充电放电模式)以及电场感应模式(FIM)。而最常见也是工业界产品必须通过的 两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从 另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电 压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同 时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因 此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD 电流进行泄放。在集成电路的正常工作状态下，静电放电防护器件是处于关闭的状态，不会影响 输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器 件会开启导通，迅速的排放掉静电电流。ESD防护设计不但要对内部芯片保护，还要保证不对芯片的正常工作产生影响，即 仅当ESD到来时，ESD防护结构开启工作，而在电路输入输出信号、正常上电的情况下需要 保证ESD防护结构不会开启工作，否则就会发生闩锁效应。另外，ESD防护设计要尽可能减 少对电路性能的影响，例如寄生电容的减小，静态漏电流的减小等。如图1所示，作为一种常用的ESD防护结构，现有技术中，耦合电容触发的可控硅 由耦合电路和可控硅构成，可控硅包括P型衬底和N阱，其中，P型衬底上依次设有第一 P+ 注入区、第一 N+注入区和P+触发端，N阱上依次设有第二 P+注入区和第二 N+注入区，触 发信号产生电路包括一个电容和一个电阻串联构成的耦合电路，以及用于输出该耦合电路 生成信号的反应器。上述的耦合电容触发的可控硅被广泛的应用于集成电路芯片I/O端口 以及电源域的防护中。耦合电容触发的可控硅有着导通均勻、触发电压可调等优点。但是， 由于通常采用的金属-绝缘层-金属电容结构作为耦合电容，取得合适的电容值时面积很 大，不适合集成电路芯片静电防护的设计。为了减小电容面积，通常采用单位面积电容效率 更高的MOS电容(栅氧电容)作为耦合电容，但是随着集成电路芯片制造工艺尺寸的不断 减小，精密程度不断加大，由于栅氧化层的减薄，导致电容耦合触发的可控硅中MOS电容的 静态漏电问题越来越严重，需要针对漏电流问题改进现有的电容耦合触发结构。
技术实现思路
本专利技术提供了一种耦合电容触发可控硅器件，结构简单，具有低的静态漏电，是一 种具有高可靠性和低静态功耗的静电放电防护器件。一种耦合电容触发可控硅器件，由触发信号产生电路和可控硅构成；其中，所述可 控硅为带触发端的可控硅，包括P型衬底和N阱，其中，P型衬底上依次设有第一 P+注入区、 第一 N+注入区和P+触发端，N阱上依次设有第二 P+注入区和第二 N+注入区；所述P+触发 端靠近所述P型衬底和N阱的交界，所述第二 P+注入区靠近所述P型衬底和N阱的交界； 所述第一 P+注入区和第一 N+注入区接电学阴极，所述第二 P+注入区和第二 N+注入区接 电学阳极；所述触发信号产生电路由PMOS管、多晶硅电阻、MOS电容、NMOS管、第一反相器和 第二反相器构成；其中，PMOS管的源极接电学阳极，PMOS管的漏极接多晶硅电阻的上端和 第一反相器的输入端，第一反相器的输出端则接PMOS管的栅极和NMOS管的栅极，多晶硅电 阻的下端分别接MOS电容的阳极、第二反相器的输入端和NMOS管的漏极，NMOS管的源极与 MOS电容的阴极一起接电学阴极；所述第二反相器的输出端与所述可控硅中的P+触发端相 连。由于ESD脉冲的宽度通常在0. 1 0. 2微秒之间，因此，第二反相器输出的触发信 号与阳极产生的ESD信号存在0. 1 0. 2微秒的延时。由于这个延时的取值为多晶硅电阻 的阻值与MOS电容的电容值的乘积，因此多晶硅电阻值与MOS电容值的乘积为0. 1 0. 2 微秒。优选多晶硅电阻的阻值为20千欧，MOS电容的电容值为5皮法。本专利技术中，触发信号产生电路由PMOS管、多晶硅电阻、MOS电容、NMOS管和两个反 相器构成，其中PMOS管、多晶硅电阻和MOS电容组成电容耦合回路，PMOS管的源极接电学阳 极，MOS电容的阴极接电学阴极。NMOS管并联在MOS电容的两端，作为电容电荷泄放路径。 第一反相器的输出端接PMOS管和NMOS管的栅极，用于控制PMOS管和NMOS管的开启，PMOS 管和第一反相器组成ESD信号识别结构。多晶硅电阻的下端另接第二反相器，第二反相器 的输出端作为整个触发信号产生电路的触发信号输出端。此外，不同于常用可控硅中通过N阱与P型衬底的PN结反向击穿来开启，本专利技术 中，可控硅本身带有触发信号接入端(P+触发端)，可控硅通过触发信号产生电路对P型衬 底上的P+触发端灌入触发电流来实现开启。本专利技术的耦合电容触发可控硅器件，利用MOS电容作为耦合电容触发可控硅的电 容单元，比常规金属电容大大减小了面积，同时针对MOS电容在小尺寸深亚微米工艺下的 静态漏电问题提供了一种ESD识别机制，利用触发信号产生电路输出触发信号提供足够的 可控硅开启电流，实现ESD脉冲与电路正常上电信号的区别；通过在触发信号产生电路设 置识别ESD脉冲的PMOS开关，在电路正常工作情况下断开触发信号产生电路与电源的连 接，而在ESD到来时将触发信号产生电路与电源连接并提供足够的触发电流开启可控硅， 从而达到降低电容耦合电路静态漏电的目的，实现了 ESD的动态防护功能。本专利技术结构简 单，电流均勻，器件强壮性好，稳定可靠。相比传统电容耦合触发SCR结构依靠金属层电容作为耦合电容，本专利技术中采用 MOS电容管更节省面积，并且解决了 MOS电容管在电路正常工作偏压下的漏电流问题。附图说明图1为常规的电容耦合触发的可控硅器件的示意图；图2为本专利技术的耦合电容触发可控硅器件的示意图；图3为图2中的带触发端的可控硅结构的示意图；图4为本专利技术的耦合电容触发可控硅器件的电路仿真结果。具体实施例方式下面结合实施例和附图来详细说明本专利技术，但本专利技术并不仅限于此。如图2和图 3所示，一种耦合电容触发可控硅器件，由触发信号产生电路和可控硅27构成。其中，可控硅27为带触发端的可控硅，包括P型衬底31和N阱32，P型衬底31上 依次设有第一 P+注入区33、第一 N+注入区34和P+触发端37，N阱32上依次设有第二 P+ 注入区35和第二 N+注入区36 ；P+触发端37靠近P型衬底31和N阱32的交界，第二 P+ 注入区35靠近P型衬底31和N阱32的交界；第一 P+注入区33和第一 N+注入区34接电 学阴极，第二 P+注入区35和第二 N+注入区36接电学阳极；其中，触发信号产生电路由PMOS管21、多晶硅电阻2本文档来自技高网...
【技术保护点】
１．一种耦合电容触发可控硅器件，由触发信号产生电路和可控硅（２７）构成，所述可控硅（２７）包括Ｐ型衬底（３１）和Ｎ阱（３２），其中，Ｐ型衬底（３１）上依次设有第一Ｐ＋注入区（３３）、第一Ｎ＋注入区（３４）和Ｐ＋触发端（３７），Ｎ阱（３２）上依次设有第二Ｐ＋注入区（３５）和第二Ｎ＋注入区（３６）；所述Ｐ＋触发端（３７）靠近所述Ｐ型衬底（３１）和Ｎ阱（３２）的交界，所述第二Ｐ＋注入区（３５）靠近所述Ｐ型衬底（３１）和Ｎ阱（３２）的交界；所述第一Ｐ＋注入区（３３）和第一Ｎ＋注入区（３４）接电学阴极，所述第二Ｐ＋注入区（３５）和第二Ｎ＋注入区（３６）接电学阳极，其特征在于：所述触发信号产生电路由ＰＭＯＳ管（２１）、多晶硅电阻（２２）、ＭＯＳ电容（２３）、ＮＭＯＳ管（２４）、第一反相器（２５）和第二反相器（２６）构成；其中，ＰＭＯＳ管（２１）的源极接电学阳极，ＰＭＯＳ管（２１）的漏极接多晶硅电阻（２２）的上端和第一反相器（２５）的输入端，第一反相器（２５）的输出端则接ＰＭＯＳ管（２１）的栅极和ＮＭＯＳ管（２４）的栅极，多晶硅电阻（２２）的下端分别接ＭＯＳ电容（２３）的阳极、第二反相器（２６）的输入端和ＮＭＯＳ管（２４）的漏极，ＮＭＯＳ管（２４）的源极与ＭＯＳ电容（２３）的阴极一起接电学阴极；所述第二反相器（２６）的输出端与所述可控硅（２７）中的Ｐ＋触发端（３７）相连。...
【技术特征摘要】
【专利技术属性】
技术研发人员：苗萌，董树荣，李明亮，吴健，韩雁，马飞，宋波，郑剑锋，
申请(专利权)人：浙江大学，
类型：发明
国别省市：86
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