集成电路结构的形成方法技术

本发明专利技术公开了一种集成电路结构的形成方法，该方法包含提供晶片，其包含基底与基底的主要表面上的半导体鳍片，以及进行沉积步骤，在半导体鳍片的上表面与侧壁上外延生长外延层，其中外延层包含半导体材料。然后，进行蚀刻步骤，移除一部分的外延层，在半导体鳍片的上表面与侧壁上留下外延层的剩余部分。采用本发明专利技术提供的方法，能够经由外延层的融合所产生的空隙(如果真的形成)至少会减小，且可能会被消除。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，尤其涉及一种半导体鳍片与鳍式场效晶体管的结构及其形成方法。
技术介绍
随着集成电路的尺寸越来越小，以及对于集成电路的要求逐渐增加，晶体管需要随着越来越小的尺寸而具有较高的驱动电流，因此发展出鳍式场效晶体管(Fin field-effect transistors ；FinTFTs)。与平面的晶体管相似，可在鳍式场效晶体管的源极与漏极区上形成源极与漏极硅化物。然而，由于鳍式场效晶体管的鳍片通常很窄，因此会发生电流聚集(current crowding)现象。此外，要在鳍片的源极/漏极上放置接触插塞很困难，因此使用外延工艺在鳍片上形成外延半导体层，以增加鳍片的体积。然而，外延工艺会有一些缺点。图1显示半导体结构的剖面图，其包含源极/漏极区2 (其为原始鳍片的一部分)，以及外延生长在源极/漏极区2上的外延层4。与传统的平面元件相比较，源极/漏极区2的体积并未被浅沟槽隔绝区6(shall0W trench isolation ； STI)局限，由于外延层4在(111)结晶面上的生长速率小于其他结晶面，因此外延层4的外侧表面会产生矩形(或近似矩形)的轮廓，其如同原始鳍片2的轮廓。此外，外延层4会横向地延伸，并形成多个面(facet)8，这会造成相邻的鳍片上所生长的外延层之间的距离过度的缩减，因此，其融合视窗(merging window)会减小。在融合视窗的范围中，相邻的鳍片上所生长的外延层不会融合。再者，即使相邻的外延层4属于同一个多鳍片鳍式场效晶体管(multi-fin FinFET)的源极/漏极区，相邻的鳍片2上所生长的外延层4的融合也会造成不希望的空隙10产生，如图2所示。
技术实现思路
为克服现有技术的缺陷，依据本专利技术的一个实施例，包含提供晶片，其包含基底与基底的主要表面上的半导体鳍片，以及进行沉积步骤，在半导体鳍片的上表面与侧壁上外延生长外延层，其中外延层包含半导体材料。然后，进行蚀刻步骤，移除一部分的外延层，在半导体鳍片的上表面与侧壁上留下外延层的剩余部分。采用本专利技术的实施例提供的方法，由于沉积-蚀刻工艺，经由外延层的融合所产生的空隙(如果真的形成)至少会减小，且可能会被消除。其他实施例也公开如后。为了让本专利技术的上述目的、特征、及优点能更明显易懂，以下配合附图，作详细说明如下。附图说明图1是显示由半导体鳍片生长的外延层的剖面示意图。图2显示由相邻的鳍片生长的外延层的融合，当外延层融合时在其中产生空隙。图3、图4A、图4B、图5 图8是显示依据一个实施例的鳍式场效晶体管(FinTFT) 的透视图，以及制造FinTFT的中间过程的各剖面示意图。图9是显示由相邻的半导体鳍片生长的两个外延层的融合。主要附图标记说明2、24 鳍片；4、36、36_1、36_2 外延层；6、22 浅沟槽隔绝区；8、38 面；10、 46 空隙；20 基底；26 栅极介电层；28 栅极电极；32 栅极间隙壁；54 硅化物区； 60 鳍式场效晶体管具体实施例方式以下提出一种新型鳍式场效晶体管(Fin field-effect transistor ；FinTFT)的实施例以及其形成方法，实施例制造的各中间阶段如下所述，实施例的各种变化如下所讨论，在说明书全部的示意图以及实施例中，使用相似的标号来标示相似的元件。参见图3，图3显示一集成电路结构，此集成电路结构包含基底20，例如为巨块硅基底，在基底20内可以掺杂ρ型或η型不纯物，在基底20内也可形成隔绝区，例如为浅沟槽隔绝区(shallow trench isolation ;STI) 22，在浅沟槽隔绝区22的顶端表面之上形成鳍片(fin) 24,鳍片M可借由移除浅沟槽隔绝区22的顶端部分而形成，使得基底20的一部分介于相邻的浅沟槽隔绝区22之间而变成鳍片。另外，鳍片M也可借由在基底20的顶端上外延成长而形成。在一实施例中，基底20具有(100)的表面晶向(surface orientation)，且鳍片M 沿着<110>的方向延伸。在其他实施例中，基底20具有其他的表面晶向，例如为(110)，在此实施例中，鳍片M可沿着例如为<100>的方向延伸。栅极介电层26(在图3中未绘出， 请参见图4A)可由氧化硅、高介电常数的介电材料或其他类似的材料制成，其在鳍片M的上表面与侧壁上形成。栅极电极洲在栅极介电层沈上形成，栅极间隙壁32在栅极电极观的侧壁上形成。在后续的讨论中，使用剖面示意图解释实施例的概念，除非特别指定，否则这些剖面示意图都是由图3的剖面线A-A位置的垂直面(以下称为源极/漏极面)所得到，剖面线A-A横越源极/漏极区域，但是不跨越栅极电极观。接着，如图4A所示，沉积外延层36，例如借由选择性的外延成长(selective epitaxial growth ；SEG)在鳍片M暴露出来的部分上外延生成，外延层36 (以下也称为外延层36_1)可由半导体材料制成，形成外延层36的半导体材料可以与形成鳍片M的半导体材料相同或不同。在一个实施例中，外延层36_1由大体上纯的硅形成，在其他实施例中，外延层 36_1 可包括硅化锗(silicon germanium ；SiGe)、碳化硅(silicon carbon ； SiC)或类似的材料。外延层36_1的形成方式可包含化学气相沉积法(chemical vapor deposition ；CVD)，例如为减压 CVD (reduced pressure CVD ；RPCVD)或其他可应用的方法。 取决于所想要的外延层36_1的组成，外延的前驱物可包含含硅气体与含锗气体，例如SiH4 与GeH4，和/或类似的前驱物，并且借由调整含硅气体和含锗气体的分压，可修改锗与硅的原子比。在一实施例中，使用SiGe形成外延层36_1，所形成的外延层36_1包含大于约20 原子百分比的锗。在外延层36_1内，锗的百分比可介于约20至50原子百分比。图4A也显示出栅极介电层沈与栅极电极28，由于栅极介电层沈与栅极电极观不在源极/漏极面内，因此以虚线表示。为了简化附图，在后续的附图中不显示栅极介电层 26与栅极电极观。由于外延层在不同的表面晶向上有不同的生长速率，因此可能会形成多个面，例如，在(111)表面晶向的表面(称为(111)面)上的生长速率低于其他表面上，例如(110) 与(100)面的生长速率。因此，多个面(facet) 38的形成为不同面上生长速率的差异的结果。如果外延层36_1自由地生长，最后这些面38会具有(111)的表面晶向(换言之，在 (111)面上)。在外延层36_1外延成长的开始，面38可能不会完全地建立，然而，随着外延成长的进行，因为在生长速率上的差异，面38会逐渐地形成。在外延的过程中，可在工艺气体中加入蚀刻气体，例如为HCl气体，以使得外延层 36_1选择性地在鳍片M上生长，但是不会在浅沟槽隔绝区22和栅极间隙壁32 (在图4A中未绘出，请参见图幻上生长。在其他实施例中，可不加入蚀刻气体，或者蚀刻气体的添加量很小，以使得浅沟槽隔绝区22与栅极间隙壁32上形成一层薄的外延层36_1，如图4B所示。 然而，可以理解的是，在浅沟槽隔绝区22与栅极间隙壁32上的外延层36_本文档来自技高网...

【技术保护点】
１．一种集成电路结构的形成方法，包括：提供一晶片，包括一基底与一半导体鳍片设置于该基底的一主要表面上；进行一第一沉积步骤，外延生长一第一外延层在该半导体鳍片的一上表面与侧壁上，其中该第一外延层包括一半导体材料；以及在进行该第一沉积步骤之后，进行一第一蚀刻步骤，移除该第一外延层的一部分，使得该第一外延层的一剩余部分留在该半导体鳍片的该上表面与该侧壁上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：苏建彰，郭紫微，林宪信，宋学昌，白易芳，陈冠宇，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71