本发明专利技术涉及一种具有绝缘层下埋入背控制栅极的SeOI衬底上的数据通路单元。根据第一方面，本发明专利技术涉及一种数据通路单元，其特别适用于其在绝缘体上半导体衬底上制造的集成电路中使用的环境，该衬底包括通过绝缘层与体衬底分隔开的半导体材料薄层，该单元包括场效应晶体管阵列，每个晶体管具有位于该薄层中的源极区(S7)、漏极区(D7)、和由该源极区和漏极区界定的沟道区(C7)，且进一步包括形成于该沟道区上方的前栅极控制区(GA7)，其特征在于至少一个晶体管(T7)具有形成于该沟道区下的体衬底中的背栅极控制区(GN2)，该背栅极区能够被偏压从而改变该晶体管的性能特征。
【技术实现步骤摘要】
本专利技术所涉及的领域是微电子学领域。本专利技术更特别的涉及基于基本数据通路(data path)单元的在(绝缘体上半导体)衬底上制造的半导体器件。
技术介绍
集成电路的设计是基于多个具有预定逻辑功能的基本单元的集成。一般而言，可以将设计分成两类。根据第一类设计，采用包括大约上千种具有一般用途的预设计单元的库。从而，这些单元被称为“标准单元”。根据第二类设计，设计专门适合于某种环境的单元，所述单元在所述环境中使用。 这些单元被称为“数据通路”单元。可以理解的是，对于给定的电路，使用为了该电路专门开发的数据通路单元将可以得到更好的性能特性(典型的在速度，功率消耗和封装尺寸(footprint)等方面)。但是，设计成本更高。这样，数据通路单元典型的仅用于需要优化的性能特性的高速电路，例如微处理器。这些单元被专门设计，从而产生用于相对复杂的基本功能高度重复的运算单元。可以举出的示例如加法器、乘法器等等。在本专利技术的应用领域中，不断地需求性能(速度、功耗)的提升和小型化。
技术实现思路
本专利技术的目标是满足这些需求以及，为达此目的，本专利技术的第一方面是专门适合于其在绝缘体上半导体衬底上制造的集成电路中使用的环境的数据通路单元，所述衬底包括通过绝缘层和体衬底(bulk substrate)分开的半导体材料的薄层，所述单元包括场效应晶体管的阵列，每个晶体管在所述薄层中具有源极区、漏极区和沟道区，所述沟道区由该源极区和漏极区界定，并进一步包括形成在沟道区上方的前栅极控制区，其特征在于至少一个晶体管具有在沟道区下方的体衬底中形成的背栅极控制区(back gate control region)，背栅极区能够被偏压，从而改变晶体管的性能特性。所述单元的一些优选而非限制性的特征如下-背栅极线连接多个晶体管的背栅极区；-背栅极线沿晶体管的行延伸进入绝缘层下方的体衬底中；-背栅极区通过导电类型相反的阱与体衬底隔离开；-背栅极区的导电性与晶体管的沟道的导电性的类型相同。根据另一个方面，本专利技术涉及在绝缘体上半导体衬底上制造的集成电路，所述绝缘体上半导体衬底包括根据本专利技术第一方面的数据通路单元。根据又一个方面，本专利技术涉及驱动根据本专利技术的第一方面的数据通路单元的方法，其中在晶体管处于截止状态的情况下背栅极区被连线到第一电位(potential)，以及在晶体管处于导通状态的情况下背栅极区被连线到第二电位。根据又一个方面，本专利技术涉及设计数据通路单元的方法，其中该单元专门适合于其在绝缘体上半导体衬底上制造的集成电路中使用的环境，所述衬底包括通过绝缘层与体衬底分开的半导体材料的薄层，所述方法包括下列步骤-为了降低单元电容而减小单元的晶体管的物理宽度；以及-在晶体管上增加背控制栅极(backcontrol gate)，所述栅极置于体衬底中，从而在导通状态下使用的情况下增加其电导(conductance)。附图说明通过阅读本专利技术的优选实施例的详细描述，可以更清楚的了解本专利技术的其他特征，目标和优点，所述优选实施例通过非限制性示例的方式参考附图给出，其中-图1显示了由执行本专利技术所引起的传播延时(propagationdelay)的可能增■、ΛM ；-图2是显示背控制栅极的制造的附图；以及-图3用于比较体衬底上的CMOS数据通路单元和根据本专利技术第一方面的一个可能的实施例的衬底上的CMOS数据通路单元。具体实施例方式本专利技术涉及包括多个数据通路单元的集成电路。每个数据通路单元是为该电路专门开发的，由此高度适合于其工作环境。典型的，数据通路单元包括输入级和输出级。其还可以包括连接输入级和输出级的一个或多个中间级。为了使电路的速度最大化，可以采取多个措施。首先，将数据通路单元连接到一起的电连线的长度，或者将数据通路单元的级 (stage)连接到一起的电连线的长度可以被缩短。从而所述连线具有降低的负载电容和降低的电阻。还可以装备具有低阻抗的外向级(outward stages)。输出级从而具有对一个或多个输出电连线和后面的数据通路单元的输入级快速充电的足够的导电等级。这典型的需要使用大晶体管，特别是大宽度的晶体管。但是，应当注意的是，输出级还构成负载(对于数据通路单元的输入级或中间级而言)，组成输出级的晶体管的尺寸越大，所述负载就越高。此外，在静态条件和动态条件下，晶体管的功率消耗都正比于晶体管的尺寸。使电路速度最大化的再一个方式包括提供低电容的输入级。通过减小单元的输入级的尺寸可以达成这一点。从而降低前一单元的负载。但是通过减小尺寸，也具有这样的风险，输入级不具有对中间级或输出级有效充电的足够的导电等级。此外，过度的小型化可能造成性能的变化。特别是具有并联的数据通路单元具有实质上不同的速度的风险。更一般的，任何级都构成在后级或在后单元的输出级以及在先级或在先单元的输入级。由此可以理解，对每一级而言，在可以降低晶体管的电容的小尺寸晶体管(从而降低在先级的负载)和可以降低晶体管的电阻的大尺寸晶体管(从而有效为在后级充电) 之间必须寻求一种折衷。在本专利技术的上下文中，每个级都包括多个FET晶体管(FET表示场效应晶体管)， 在衬底，特别是SOI (绝缘体上硅)衬底上制造所述FET晶体管。每个晶体管都具有源极区、漏极区和沟道区，所述沟道区将所述源极区和所述漏极区分隔开。晶体管还具备前控制栅极，通过栅极介电层将所述前控制栅极和沟道分隔开。本专利技术还提出了在体衬底中面对至少一个晶体管的沟道放置背控制栅极。图2显示了在衬底上制造的nMOS晶体管的行T1-T7的剖面图。在剖面图中， 绝缘层的附图标记是BOX (BOX表示埋入氧化物)。在图2中，晶体管的通道完全耗尽，源极区S和漏极区D都和绝缘层BOX接触。但是，本专利技术还拓展至部分耗尽的技术，其中源极区和漏极区并不延伸进入薄层。 在这种情况下，应当注意的是，背控制栅极在其远离源极区和漏极区之间的沟道区的情况下，总体有效性降低。为了清楚起见，图2所示的晶体管具有相同的尺寸。但是，图2仅仅是为了说明而提供。实际上，数据通路单元的晶体管并不必须成行的排列，也不必须具有相同的尺寸(包括沿给定行)，所述晶体管可以具有独立的背控制栅极或公共的背控制栅极，施加到背控制栅极的电位可以相同也可以不同，等等。参考晶体管1~7，在衬底的薄层中，该晶体管具有源极区S7，漏极区D7和位于源极和漏极之间的沟道区c7。晶体管T7进一步包括前控制栅极区Ga7，以常规的本领域不言而喻的方式置于沟道上，栅极介电层10介于前控制栅极Ga7和沟道C7之间。晶体管T7进一步包括置于体衬底内的、通过绝缘层BOX和沟道C7分隔开的背控制栅极GN2。晶体管T7从而具备两个控制栅极即常规使用的前控制栅极Ga7，和本专利技术提出的背控制栅极Gn2，特别使用所述背控制栅极来增加晶体管的导纳(conduction)，而不增加其尺寸。图2的目的在于说明不同的可能情况。在图2中-晶体管T1具有ρ+型的背控制栅极Gpi；-晶体管T2具有η+型的背控制栅极(iN1；-晶体管T3没有背控制栅极；-晶体管T4-T6具有ρ+型的公共背控制栅极Gp2；以及-晶体管T7具有η+型的背控制栅极(iN2。如图2所示，独立的和晶体管相关联的背控制栅极可以位于绝缘层下的体衬底中，从而仅面对晶体管的沟道延伸(比较晶体本文档来自技高网...
【技术保护点】
１．一种数据通路单元，特别适用于其在绝缘体上半导体衬底上制造的集成电路中使用的环境，该衬底包括通过绝缘层与体衬底分隔开的半导体材料薄层，该单元包括场效应晶体管阵列，每个晶体管具有位于该薄层中的源极区（Ｓ７）、漏极区（Ｄ７）、和由该源极区和漏极区界定的沟道区（Ｃ７），且进一步包括形成于该沟道区上方的前栅极控制区（ＧＡ７），其特征在于至少一个晶体管（Ｔ７）具有形成于该沟道区下的体衬底中的背栅极控制区（ＧＮ２），该背栅极区能够被偏压从而改变该晶体管的性能特征。
【技术特征摘要】
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【专利技术属性】
技术研发人员：C·梅热，R·费兰特，
申请(专利权)人：SOITEC绝缘体上硅技术公司，
类型：发明
国别省市：FR
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