制造非易失性存储器的方法技术

本发明专利技术提供一种制造非易失性存储器的方法，包括在衬底上形成非易失性存储单元的竖直堆叠。这通过以下步骤进行：在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直堆叠；以及处理该竖直硅有源层的第二侧壁以减少该有源层中的晶体缺陷和/或减少其中的界面陷阱密度。该处理能包括将该第二侧壁暴露于氧化物种，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层。掩埋绝缘图案还可直接形成在二氧化硅钝化层上。

【技术实现步骤摘要】

本专利技术涉及制造存储器的方法，更特别地，涉及制造可重写的存储器的方法。
技术介绍
为了满足消费者对优异性能和低廉价格的需要，要求提高半导体器件的集成度。 在半导体存储器中，由于集成度是确定产品价格的重要因素，所以尤其需要高集成度。在常 规的二维或平面半导体存储器的情况下，由于器件的集成度主要由单位存储单元占据的面 积决定，所以器件的集成度受到形成精细图案的技术水平很大影响。然而，由于需要非常昂 贵的设备来实现图案的小型化，所以二维半导体存储器在提高集成度方面受到限制。为了克服该限制，已经提出了包括三维布置的存储单元的三维半导体存储器。然 而，为了批量制造三维半导体存储器，需要一种工艺技术，其能实现可靠的产品特性，且同 时每位的制造成本小于二维半导体存储器的每位制造成本。
技术实现思路
根据本专利技术实施方式的形成非易失性存储器的方法包括在衬底上形成非易失性 存储单元的竖直堆叠。这通过在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直 堆叠且处理该竖直的硅有源层的第二侧壁以减少该有源层中的晶体缺陷和/或减少其中 的界面陷阱密度(interface trap density)来完成。该处理能包括使该第二侧壁暴露到 氧化物种(oxidizing species)，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层。 掩埋绝缘图案还可直接形成在二氧化硅钝化层上。根据本专利技术的一些实施方式，处理竖直的硅有源层的第二侧壁可包括使用干法热 氧化工艺将硅有源层的第二侧壁转化为二氧化硅钝化层。特别地，该处理可包括在干法热 氧化工艺中使用02、02/n2和/或O2/N2O气体将硅有源层的第二侧壁转化为二氧化硅钝化 层。备选地，该处理可包括在湿法热氧化工艺中使用4/ 和/或H2O气体将硅有源层的第 二侧壁转化为二氧化硅钝化层。根据本专利技术的又一些实施方式，该处理可包括在基团氧化工艺 (radicaloxidation process)中使用氢气、氧气和/或氯化氢气体将硅有源层的第二侧壁 转化为二氧化硅钝化层。本专利技术的另一些实施方式还可包括通过在包含选自包括HC1、HF、 NF3、HBr、Cl2、BCl3、F2和Br2的组的含卤素的气体的气氛下氧化第二侧壁而将硅有源层的第 二侧壁转化为二氧化硅钝化层。附图说明包括附图以提供对本专利技术概念的进一步理解，附图并入在本说明书中且构成本说 明书的一部分。附图示出本专利技术概念的示范性实施方式，且与文字描述一起用于说明本发 明概念的原理。附图中图1是根据本专利技术概念的实施方式的三维半导体存储器的电路图2是根据本专利技术概念的实施方式的三维半导体存储器的透视图；图3是流程图，示出根据本专利技术概念一实施方式的制造三维半导体存储器的方 法；图4至图10是顺序示出根据本专利技术概念一实施方式的制造三维半导体存储器的 方法的视图；图11至图15是顺序示出根据本专利技术概念另一实施方式的制造三维半导体存储器 的方法的视图；图16是流程图，示出根据本专利技术概念另一实施方式的制造三维半导体存储器的 方法；图17至图21是顺序示出根据本专利技术概念另一实施方式的制造三维半导体存储器 的方法的视图；图22至图27是顺序示出根据本专利技术概念另一实施方式的制造三维半导体存储器 的方法的视图；图观是框图，示出包括根据本专利技术概念的实施方式的半导体存储器的存储系统 的示例；图四是框图，示出包括根据本专利技术概念的实施方式的半导体存储器的存储卡的 示例；图30是框图，示出包括根据本专利技术概念的实施方式的半导体存储器的信息处理 系统的示例。具体实施例方式下面将参照附图更详细地描述本专利技术概念的优选实施方式。然而，本专利技术概念的 实施方式可以以不同形式体现且不应解释为局限于这里阐述的实施方式。而是，提供这些 实施方式以使得本公开彻底和完整，且将向本领域技术人员充分传达专利技术概念的范围。相 似的附图标记始终表示相似的元件。将理解，当元件诸如层、区域或衬底被称为“在”或延伸“到”另一元件“上”时，它 能直接在或者直接延伸到另一元件上，或者还可存在居间元件。相反，当元件被称为“直接 在”或者“直接”延伸“到”另一元件“上”时，则没有居间元件存在。还将理解，当元件被称 为“连接到”或“耦接到”另一元件时，它能直接连接或耦接到另一元件，或者可存在居间元 件。相反，当元件被称为“直接连接到”或“直接耦接到”另一元件时，则没有居间元件存在。 相对术语诸如“之下”或“之上”或“上”或“下”或“水平”或“横向，，或“竖直”可 在这里用来描述如图所示的一个元件、层或区域相对于另一元件、层或区域的关系。将理 解，这些术语旨在涵盖器件的除了图示取向之外的不同取向。将理解，尽管术语第一、第二等可在这里用来描述各种元件、组元、区域、层和/或 部件，但是这些元件、组元、区域、层和/或部件不应受到这些术语限制。这些术语仅用于将 一个元件、组元、区域、层或部件与另一区域、层或部件区别开。因此，下面论述的第一元件、 组元、区域、层或部件可以称为第二元件、组元、区域、层或部件而不偏离本专利技术的教导。除非另外定义，否则这里使用的全部术语(包括技术和科学术语)具有与本专利技术 所属述领域的普通技术人员一般理解的相同含义。还将理解，这里使用的术语应理解为具有与它们在本说明书和相关领域的背景中的含义一致的含义，将不会在理想化或过于正式 的意义上理解，除非这里清楚地如此定义。这里参照剖视图描述本专利技术的实施方式，剖视图是本专利技术的理想化实施方式(和 中间结构)的示意图。图中层的厚度和区域可为了清楚而被夸大。此外，将预期有由于例 如制造技术和/或容差引起的图示形状的变化。因此，本专利技术的实施方式不应解释为局限 于这里示出的区域的特定形状，而是将包括例如制造引起的形状偏差。下面将参照视图详细描述本专利技术概念的实施方式。根据本专利技术概念的实施方式的 半导体存储器具有三维结构。图1是根据本专利技术概念的实施方式的三维半导体存储器的电路图。图2是根据本 专利技术概念的实施方式的三维半导体存储器的透视图。参照图1和图2，根据一实施方式的三 维半导体存储器可包括公共源极线CSL、多条位线BLO、BLU BL2和BL3以及设置在公共源 极线CSL和位线BLO、BLU BL2和BL3之间的多个单元串CSTR。公共源极线CSL可以是设置在衬底100上的导电薄层或者是形成在衬底100中的 杂质区。位线BL0-BL3可以是设置在衬底100上方且同时与衬底100间隔开的导电图案 (例如金属线)。位线BL0-BL3布置成二维且多个串CSTR并联连接到每条位线BL0-BL3。 因此，单元串CSTR在公共源极线CSL或衬底100上布置成二维。每个单元串CSTR可包括连接到公共源极线CSL的接地选择晶体管GST、连接到位 线的串选择晶体管SST和设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储 单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可彼此 串联连接。此外，设置在公共源极线CSL与位线BL0-BL3之间的接地选择线GSL、多条字线 WL0-WL3和多条串选择线SSL可分别用作接地选择晶体管GST、存储单元晶体管MCT和串选 择晶体管SST的栅电极。所有的接地选择晶体管GST可设置在与衬底100间隔开相同距离的本文档来自技高网...

【技术保护点】
一种形成非易失性存储器的方法，包括：通过以下步骤在衬底上形成非易失性存储单元的竖直堆叠：在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直堆叠；以及用氧化物种处理该竖直的硅有源层的第二侧壁，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：孙龙勋，黄棋铉，白升宰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR