半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法。该半导体器件包括有源区，该有源区设置在衬底上，包括相互间形成结的第一导电类型的第一深阱和第二导电类型的第二深阱。栅电极在所述结上且在所述第一导电类型的第一深阱的一部分和所述第二导电类型的第二深阱的一部分上延伸。第二导电类型的源区在所述栅电极的一侧，且位于所述第一导电类型的第一深阱中，而第二导电类型的漏区在所述栅电极的另一侧，且位于所述第二导电类型的第二深阱中。第一导电类型的杂质区位于所述第一导电类型的第一深阱中，包围所述第二导电类型的源区并且朝向所述结延伸，以与所述栅电极部分交叠和/或与所述第二导电类型的源区部分交叠。

【技术实现步骤摘要】

下面的描述总体上涉及半导体器件，更具体来讲，涉及功率控制半导体器件和用 于制造该功率控制半导体器件的方法。
技术介绍
功率控制半导体器件具有如下结构根据期望特性具有不同制造因素(如有源区 中的杂质掺杂浓度、栅绝缘层的厚度等)的多个晶体管被集成到一个衬底中。功率控制半 导体器件使用多个扩展漏MOS(EDMOS)晶体管。众所周知，当设计功率控制半导体器件时， 应当确保阈值电压VT，同时保持晶体管的期望击穿电压BV。EDMOS晶体管通常用于高压半导体器件并且具有比双极性晶体管的输入阻抗高的 输入阻抗。因此，EDMOS晶体管的功率增益可以相当大，并且可以更简单地实现选通驱动电 路。另外，因为EDMOS晶体管是单极性器件，所以不会出现延迟或者防止了延迟，其中延迟 是由于在延长的截止期间少数载流子的积聚或复合所导致的。图IA至图IC示出了传统的功率控制半导体器件。图IA是平面图。图IB是沿着 线x-x’截取的图IA所示的传统功率控制半导体器件的剖视图。图IC是沿着线Y-Y’截取 的图IA所示的传统功率控制半导体器件的剖视图。在这些图中，作为示例，例示了包括都 具有N沟道的EDMOS晶体管的功率控制半导体器件。参照图IA至图1C，下文将描述传统的功率控制半导体器件。EDMOS晶体管形成在 包括第一区和第二区的衬底11的各区域中，其中第二区比第一区具有相对更低的操作电 压。本文中，每个EDMOS晶体管都包括形成在衬底11上的P型第一深阱12A或12B和N型 第二深阱13A或13B、有源区14A或14B、栅电极21、栅绝缘层20A或20B、N型源区17、P型 拾取区(pickup region) 18、P型第一杂质区19、N型漏区15和N型第二杂质区16。有源区14A和14B由形成在衬底11上的器件隔离层22限定，并且具有如下结构， 其中P型第一深阱12A和12B分别与N型第二深阱13A和1 形成结。栅电极21在衬底 11上方横过P型第一深阱12A或12B和N型第二深阱13A或13B。栅绝缘层20A和20B设 置在栅电极21和衬底11之间。N型源区17形成在P型第一深阱12A和12B上方，与栅电 极21的一端相邻。P型拾取区18形成在P型第一深阱12A和12B上方，与N型源区17相 隔预定距离。P型第一杂质区19形成在P型第一深阱12A和12B上方，包围P型拾取区18。 N型漏区15形成在N型第二深阱13A和1 上方，与栅电极21隔开且位于栅电极21的与 N型源区17相对的一侧。N型第二杂质区16形成在N型第二深阱13A和1 上方，包围N 型漏区15。这里，由于在制造功率控制半导体器件期间，同时在第一区和第二区中分别形成 栅绝缘层20A和栅绝缘层20B，因此分别形成在第一区和第二区中的栅绝缘层20A和20B具 有基本上相同的厚度(即，Tl = T2)，以简化用于制造功率控制半导体器件的工艺。因此， 仅当形成在第一区中的P型第一深阱12A和N型第二深阱13A的杂质掺杂浓度低于P型第 一深阱12B和N型第二深阱13B的杂质掺杂浓度时，与形成在第二区中的EDMOS晶体管相比具有更大工作电压的形成在第一区中的EDMOS晶体管才可以确保足够的击穿电压。当在传统的功率控制半导体器件中形成在第一区中的P型第一深阱12A和N型第 二深阱13A的杂质掺杂浓度低时，形成在第一区中的EDMOS晶体管的阈值电压值会因P型 第一深阱12A和N型第二深阱13A的杂质掺杂浓度低而降低至低于期望阈值电压电平。为 了解决这个问题，可以通过附加的掩模工艺或离子注入工艺，将附加的杂质注入到第一区 (参见图IB中标记为“A”的部分)中形成的EDMOS晶体管的沟道区C中，以确保阈值电压。 当使用这种方法时，用于制造功率控制半导体器件的工艺的工序步骤数量增加，从而造成 生产成本提高并且使制造时间延长。这里，EDMOS晶体管的沟道区C可以被定义为衬底11 的其中栅电极21与有源区14A中的P型第一深阱12A交叠或者与有源区14B中的P型第 一深阱12B交叠的表面区域。也就是说，第一区中的EDMOS晶体管的沟道区C可以被定义 为衬底11的与有源区14A的P型第一深阱12A与栅电极21之间的交叠区域对应的表面区 域。应当注意的是，沟道区C的宽度可以比栅电极21与P型第一深阱12A之间在衬底11中 的整个深度上的整个交叠宽度窄。也就是说，例如，当如图IC所示，形成器件隔离层22以 产生P型第一深阱12A的侧壁B，从而在衬底11表面处产生较窄的P型第一深阱12A时，是 衬底表面的交叠区域限定了沟道区C。器件隔离层22通常是通过浅槽隔离(STI)工艺形成的。在P型第一深阱12A的 处理或掺杂期间，可以在沟道宽度方向(即，Y-Y’方向)上与P型第一深阱12A和位于栅 电极21的下部的器件隔离层22都相邻的区域(图IA中用“H”标记的区域)中，向器件隔 离层22注入诸如硼的杂质，使得可以局部降低与器件隔离层22相邻的沟道区C的掺杂浓度。当沿着沟道长度方向(即，X-X’方向)局部降低靠近器件隔离层22的沟道区C的 掺杂浓度时，预定的阈值电压电平的值发生变化。另外，可能出现隆起效应(hump effect), 由此半导体器件的操作特性会劣化。图ID示出另一个传统的功率控制半导体器件的剖视图。作为示例，再次例示了由 均具有N沟道的EDMOS晶体管形成的功率控制半导体器件。参照图1D，下文将描述制造该传统的功率控制半导体器件的方法。通过在包括第 一区和第二区的衬底11上执行杂质离子注入来形成P型第一深阱12A和12B以及N型第 二深阱13A和13B。此后，形成器件隔离层22，以限定具有如下结构的有源区14A和14B，在 该结构中，P型第一深阱12A和12B与N型第二深阱13A和1 分别彼此形成结。此后，通过在其中形成有P型第一深阱12A和12B的衬底11的一部分上执行杂质 离子注入来形成P型第一杂质区19A和19B，并且通过在其中形成有N型第二深阱13A和 13B的衬底11的一部分上执行杂质离子注入来形成N型第二杂质区16A和16B。此后，形成掩模图案，以在衬底11上开出沟道区C，并且通过使用该掩模图案作为 注入阻挡部并执行离子注入工艺，在第一区和第二区上形成阈值电压控制层24AQ4B)。此后，在衬底11上形成栅绝缘层20A和20B。这里，第一区中形成的栅绝缘层20A 的厚度不同于第二区中形成的栅绝缘层20B的厚度(Tl Φ Τ2)。此后，在衬底11上形成栅导电层，并且顺序刻蚀栅导电层以及栅绝缘层20Α和 20Β,由此在第一区和第二区中提供栅绝缘层20Α和20Β以及栅电极21。此后，形成横过P 型第一深阱12Α和12Β以及N型第二深阱13Α和13Β的栅。此后，在P型第一杂质区19A和19B上形成P型拾取区18A和18B，并且在P型第 一深阱12A和12B上形成N型源区17A和17B。在N型第二杂质区16A和16B上形成N型 漏区15A和15B。通过上述工艺制造的功率控制半导体器件可以具有高的工作电压。为了确保击穿 电压特性，传统的功率控制半导体器件被形成为，在P型第一深阱12A和12B以及N型第二 深阱13A和13B中具有低杂质掺杂浓度。当使P型第一深阱12A和12本文档来自技高网...

【技术保护点】
一种半导体器件，该半导体器件包括：有源区，其设置在衬底中或设置在衬底上，包括相互间形成结的第一导电类型的第一深阱和第二导电类型的第二深阱；栅电极，其在所述结上且在所述第一导电类型的第一深阱的一部分和所述第二导电类型的第二深阱的一部分上延伸；栅绝缘层，其置于所述栅电极与所述衬底之间；第二导电类型的源区，其在所述栅电极的一侧设置在所述第一导电类型的第一深阱中；第二导电类型的漏区，其在所述栅电极的另一侧设置在所述第二导电类型的第二深阱中；以及第一导电类型的第一杂质区，其设置在所述第一导电类型的第一深阱中，其中，所述第一导电类型的第一杂质区以形成第一交叠区的方式朝向所述结延伸，在所述第一交叠区中，所述第一导电类型的第一杂质区与所述栅电极的一部分和／或所述第二导电类型的源区的一部分交叠。

【技术特征摘要】
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【专利技术属性】
技术研发人员：车载汉，李倞镐，金善玖，崔莹石，金胄浩，蔡桭荣，吴仁泽，
申请(专利权)人：美格纳半导体有限公司，
类型：发明
国别省市：KR