半导体元件及半导体器件制造技术

本发明专利技术提供一种半导体元件和半导体器件，其中半导体器件通过增加三维半导体的环绕式栅极晶体管的导通电流，以实现环绕式栅极晶体管的高速动作的半导体器件。其通过提供半导体元件以解决所提出的课题，该半导体元件将源极、漏极及栅极阶层式地配置于衬底上；该半导体元件具备：硅柱；绝缘体，包围所述硅柱的侧面；栅极，包围所述绝缘体；源极区域，配置于所述硅柱的上部或下部；及漏极区域，配置于所述硅柱的下部或上部；所述硅柱与所述源极区域的接触面较所述硅柱与所述漏极区域的接触面还小。本发明专利技术的半导体器件的处理速度可高速化。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件及使用该半导体元件的半导体器件，更详而言之，涉 及一种属于三维半导体的环绕式栅极晶体管(surrounding gate transistor, SGT)及使用 该SGT的半导体器件。
技术介绍
经微细化的平面(planar)型晶体管广泛运用在电脑、通信机器、测量机器、自动 控制器件、生活机器等领域，以作为低消耗电力、廉价且具有高信息处理能力的微处理器 (micro processor)、ASIC(application specific integrated circuits,特定应用集成电 路)、及微电脑(micro computer)和作为廉价且具有大容量的存储器。在平面型晶体管中， 源极、栅极、及漏极于硅衬底表面作水平配置。另一方面，在SGT中，源极、栅极、及漏极于硅 衬底朝垂直方向配置，其中栅极包围配置于硅衬底上的凸状半导体层(参照例如非专利文 献1、本专利技术说明书的图94)。因此，相较于平面型晶体管，SGT于衬底的占有面积较小(例 如非专利文献2)。在SGT中，也与平面型晶体管相同，要求要实现高速动作或低消耗电力。SGT的构 造受到其制造制程的极大影响。在SGT的典型的制造方法中，SGT的硅柱通过以干蚀刻(dry etching)法将硅层进行蚀刻而形成。以此方式所形成的SGT的硅柱的剖面形状，依干蚀刻 的特性，一般形成梯形(参照例如专利文献1、本专利技术说明书的图94)。因此，在此种具备梯 形剖面硅柱的SGT中，要求要实现高速动作或低消耗电力。日本特开2007-123415号公报 H. Takato el. al IEEE transaction on electron device (IEEE 电子器件会刊)vol. 38No. 3March 1991p573 578 S. Watanabe IEEE Transaction on electron device (IEEE 电子 器件会刊)vol. 500ct 2003p2073 p2080。
技术实现思路
(专利技术所欲解决的问题)本专利技术有鉴于所述问题而研创，其目的在提供一种高速动作的半导体元件及半导 体器件。(解决问题的手段)本专利技术的第1实施方式的半导体元件的特征在于，具备硅柱；绝缘体，以包围所述硅柱的侧面的方式配置于所述硅柱上；栅极，以包围所述绝缘体的方式配置于所述绝缘体上；源极区域，配置于所述硅柱的上部或下部；及漏极区域，配置于所述硅柱的下部或上部；所述硅柱与所述源极区域的接触面较所述硅柱与所述漏极区域的接触面还小。此时优选为，所述半导体元件以可配置于衬底上的方式构成；在所述衬底上，配置1个以上与有别于所述半导体元件的所述半导体元件相同构 成的另外的半导体元件；所述半导体元件的栅极连接于所述另外的半导体元件的栅极；所述半导体元件的漏极区域连接于所述另外的半导体元件的漏极区域；所述半导体元件的源极区域连接于所述另外的半导体元件的源极区域。本专利技术的第2实施方式的半导体器件由在衬底上排列为二行(row) 二列(column) 成行列状的4个所述半导体元件所构成，且发挥作为NAND (与非)电路而作用，其特征在 于排列于第1行第1列、第2行第1列、及第2行第2列的所述半导体元件的所述漏 极区域分别配置于较所述硅柱靠近所述衬底侧；排列于第1行第2列的所述半导体元件的所述源极区域配置于较所述硅柱靠近所 述衬底侧；排列于第1行第1列及第1行第2列的所述半导体元件的所述栅极彼此连接；排列于第2行第1列及第2行第2列的所述半导体元件的所述栅极彼此连接；排列于第1行第1列、第2行第1列、及第2行第2列的所述半导体元件的所述漏 极区域彼此连接；排列于第2行第2列的所述半导体元件的所述源极区域，与排列于第1行第2列 的所述半导体元件的所述漏极区域连接。本专利技术的第3实施方式的半导体器件，由在衬底上排列为二行二列成行列状的4 个所述半导体元件所构成，且发挥作为NAND电路作用，其特征在于所述半导体元件的所述漏极区域分别配置于较所述硅柱靠所述衬底侧；排列于第1行第1列及第1行第2列的所述半导体元件的所述栅极彼此连接；排列于第2行第1列及第2行第2列的所述半导体元件的所述栅极彼此连接；排列于第1行第1列、第2行第1列、及第2行第2列的所述半导体元件的所述漏 极区域彼此连接；排列于第2行第2列的所述半导体元件的所述源极区域，与排列于第1行第2列 的所述半导体元件的所述漏极区域连接。本专利技术的第4实施方式的半导体器件，由在衬底上排列为二行二列成行列状的4 个所述半导体元件所构成，且发挥作为NAND电路作用，其特征在于排列于第1行第2列的所述半导体元件的所述漏极区域，配置于较所述硅柱靠近 所述衬底侧；排列于第1行第1列、第2行第1列、及第2行第2列的所述半导体元件的所述源 极区域，配置于较所述硅柱靠近所述衬底侧；排列于第1行第1列及第1行第2列的所述半导体元件的所述栅极彼此连接；排列于第2行第1列及第2行第2列的所述半导体元件的所述栅极彼此连接；排列于第1行第1列、第2行第1列、及第2行第2列的所述半导体元件的所述漏 极区域彼此连接；排列于第2行第2列的所述半导体元件的所述源极区域，与排列于第1行第2列 的所述半导体元件的所述漏极区域连接。本专利技术的第5实施方式的半导体器件，由在衬底上排列为二行二列成行列状的4 个所述半导体元件所构成，且发挥作为NAND电路作用，其特征在于排列于第1行第1列、第1行第2列、第2行第1列、及第2行第2列的所述半导 体元件的所述源极区域，分别配置于较所述硅柱靠近所述衬底侧；排列于第1行第1列及第1行第2列的所述半导体元件的所述栅极彼此连接；排列于第2行第1列及第2行第2列的所述半导体元件的所述栅极彼此连接；排列于第1行第1列、第2行第1列、及第2行第2列的所述半导体元件的所述漏 极区域彼此连接；排列于第2行第2列的所述半导体元件的所述源极区域，与排列于第1行第2列 的所述半导体元件的所述漏极区域连接。本专利技术的第6实施方式的半导体元件，具有配置于所述硅柱上的第1接触面与第2接触面；第1硅柱，配置于所述第1硅柱的上部或下部，且在所述第1接触面内侧与所述第 1硅柱连接；及第2硅柱，配置于所述第1硅柱的下部或上部，且在所述第2接触面内侧与所述第 1硅柱连接；所述源极区域覆盖所述第1接触面中未与所述第1硅柱相接的部分，并且覆盖所 述第1硅柱；所述漏极区域覆盖所述第2接触面中未与所述第2硅柱相接的部分，并且覆盖所 述第2硅柱；而且，所述第1接触面较所述第2接触面还小。此时优选为，所述半导体元件以可配置于衬底上的方式构成；在所述衬底上，配置1个以上与有别于所述半导体元件的所述半导体元件相同构 成的另外的半导体元件；所述半导体元件的栅极连接于所述另外的半导体元件的栅极；所述半导体元件的漏极区域连接于所述另外的半导体元件的漏极区域；所述半导体元件的源极区域连接于所述另外的半导体元件的源极区域。本专利技术的第7实施方式的半导体器件，其由在衬底上排列为二行二列成行列状的 4个所述半导体元件所构成，且发挥作为NAND电路作用，其特征在于排列于第1行第1列、第2行第1列、及第2行第2列的所述半导体元件的所述漏 极区域分别配置于较所述硅柱靠近本文档来自技高网...

【技术保护点】
１．一种半导体元件，其特征在于，具备：硅柱；绝缘体，以包围所述硅柱的侧面的方式配置于所述硅柱上；栅极，以包围所述绝缘体的方式配置于所述绝缘体上；源极区域，配置于所述硅柱的上部或下部；及漏极区域，配置于所述硅柱的下部或上部；所述硅柱与所述源极区域的接触面较所述硅柱与所述漏极区域的接触面还小。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：舛冈富士雄，工藤智彦，
申请(专利权)人：日本优尼山帝斯电子株式会社，
类型：发明
国别省市：JP