集成电路装置的制造方法制造方法及图纸

本发明专利技术是有关于一种集成电路装置的制造方法，该制造方法包含下列步骤：提供半导体基板；形成栅极物质层在半导体基板上；形成硬屏蔽层在栅极物质层上；对硬屏蔽层进行图案化，以形成硬屏蔽图形；形成间隙壁层在硬屏蔽图形上；对间隙壁层进行回蚀以形成间隙壁在硬屏蔽图形的侧壁上；利用间隙壁及硬屏蔽图形做为刻蚀屏蔽，对栅极物质层进行刻蚀以形成一栅极结构；在半导体基板进行斜向离子注入。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种利用硬屏蔽层以制造。
技术介绍
半导体集成电路工业经历了十分快速的成长。在半导体集成电路技术的演进过程中，功能性密度(functional density，意即芯片上每单位面积所具有的组件数目)在几何尺寸(在制造工艺下所能制造的最小组件或线宽)的缩小下，持续地上升。组件尺寸的下降使产能效率提升，并减少面积成本。但是相对的，制造工艺的复杂度也跟着升高，制造工艺技术也需持续的进步，以达成上述的优点。由此可见，上述现有的在制造、加工与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般制造方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
技术实现思路
本专利技术的主要目的在于，克服现有的存在的缺陷，而提供一种新的利用硬屏蔽层以制造，所要解决的技术问题是使其提供一种，包含下列步骤提供基板；形成物质层(material layer)在基板上；形成硬屏蔽图形(hard mask pattern)在物质层上；形成多个间隙壁在硬屏蔽图形的多个侧壁上，其中硬屏蔽图形及间隙壁形成组合硬屏蔽特征图样(feature)； 以及利用组合硬屏蔽特征图样做为刻蚀(蚀刻)屏蔽，对物质层进行图案化，非常适于实用。本专利技术的另一目的在于，提供一种新的利用硬屏蔽层以，所要解决的技术问题是使其提供一种，包含下列步骤提供半导体基板；形成物质层在半导体基板上；形成硬屏蔽层在物质层上；对硬屏蔽层进行图案化，以形成图案化特征图样；形成多个间隙壁在图案化特征图样的多个侧壁上，其中间隙壁及图案化特征图样形成组合硬屏蔽图形；以及利用组合硬屏蔽图形做为刻蚀屏蔽，对物质层进行图案化，从而更加适于实用。本专利技术的再一目的在于，提供一种新的利用硬屏蔽层以，所要解决的技术问题是使其提供一种，包含下列步骤提供半导体基板；形成多个栅极物质层在半导体基板上；形成硬屏蔽层在栅极物质层上；对硬屏蔽层进行图案化，以形成硬屏蔽图形；形成含碳的间隙壁层在硬屏蔽图形及半导体基板上， 其中含碳间隙壁层具有对刻蚀过程的高抗蚀性；对间隙壁层进行回蚀以形成多个间隙壁在硬屏蔽图形的多个侧壁上，其中间隙壁及间隙壁层形成组合硬屏蔽图形；利用组合硬屏蔽图形做为刻蚀屏蔽，对栅极物质层进行刻蚀，以形成栅极结构；在半导体基板进行斜向离子注入(布植)(tilt-angle ionimplantation)；在半导体基板进行多个制造工艺，其中制造工艺包含刻蚀；以及在半导体基板进行外延(磊晶)成长(印itaxy growth)，以形成邻接在栅极结构的多晶层，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一基板；形成一物质层在该基板上；形成一硬屏蔽图形在该物质层上；形成多个间隙壁在该硬屏蔽图形的多个侧壁上，其中该硬屏蔽图形及上述间隙壁形成一组合硬屏蔽特征图样；以及利用该组合硬屏蔽特征图样做为一刻蚀屏蔽，对该物质层进行图案化。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的，其中所述的形成上述间隙壁的步骤更包含形成一间隙壁层在该硬屏蔽图形及该基板上；以及对该间隙壁层进行回蚀。前述的，其中所述的该间隙壁层为一含碳层，上述间隙壁为碳氮化硅、碳化硅、碳氧化硅或其组合。前述的，其中所述的该回蚀的步骤是为一等离子体刻蚀。前述的，其中所述的上述间隙壁具有一介于1纳米至6 纳米的范围的宽度。前述的，其中所述的该硬屏蔽图形具有一第一宽度且上述间隙壁具有一第二宽度，该第二宽度与该第一宽度的一比例介于1/30至1/5之间。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一半导体基板；形成一物质层在该半导体基板上；形成一硬屏蔽层在该物质层上；对该硬屏蔽层进行图案化，以形成一图案化特征图样；形成多个间隙壁在该图案化特征图样的多个侧壁上，其中上述间隙壁及该图案化特征图样形成一组合硬屏蔽图形；以及利用该组合硬屏蔽图形做为一刻蚀屏蔽，对该物质层进行图案化。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的，其中所述的该物质层为一栅电极层。前述的，其中所述的上述间隙壁具有一介于1纳米至6 纳米的范围的宽度。前述的，其中所述的该硬屏蔽层为氧化硅、氮氧化硅或其组合。前述的，其中所述的上述间隙壁为碳氮化硅、碳化硅、碳氧化硅或其组合。本专利技术的目的及解决其技术问题另外再采用以下技术方案来实现。依据本专利技术提出的一半导体基板；形成多个栅极物质层在该半导体基板上；形成一硬屏蔽层在该栅极物质层上；对该硬屏蔽层进行图案化，以形成一硬屏蔽图形；形成一含碳之间隙壁层在该硬屏蔽图形及该半导体基板上，其中该含碳间隙壁层具有对一刻蚀过程的一高抗蚀性；对该间隙壁层进行回蚀以形成多个间隙壁在该硬屏蔽图形的多个侧壁上，其中上述间隙壁及该间隙壁层形成一组合硬屏蔽图形；利用该组合硬屏蔽图形做为一刻蚀屏蔽，对该栅极物质层进行刻蚀，以形成一栅极结构；在该半导体基板进行一斜向离子注入；在该半导体基板进行多个制造工艺，其中上述制造工艺包含刻蚀；以及在该半导体基板进行一外延成长，以形成邻接在该栅极结构的一多晶层。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的，其中所述的该间隙壁层进行回蚀步骤为一等离子体刻蚀。本专利技术与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本专利技术的主要
技术实现思路
如下提供一种，包含下列步骤提供基板；形成物质层(material layer)在基板上；形成硬屏蔽图形(hard mask pattern)在物质层上；形成多个间隙壁在硬屏蔽图形的多个侧壁上，其中硬屏蔽图形及间隙壁形成组合硬屏蔽特征图样(feature)；以及利用组合硬屏蔽特征图样做为刻蚀屏蔽，对物质层进行图案化，非常适于实用。本专利技术还提供一种，包含下列步骤提供半导体基板；形成物质层在半导体基板上；形成硬屏蔽层在物质层上；对硬屏蔽层进行图案化， 以形成图案化特征图样；形成多个间隙壁在图案化特征图样的多个侧壁上，其中间隙壁及图案化特征图样形成组合硬屏蔽图形；以及利用组合硬屏蔽图形做为刻蚀屏蔽，对物质层进行图案化，从而更加适于实用。本专利技术另外还提供一种，包含下列步骤提供半导体基板；形成多个栅极物质层在半导体基板上；形成硬屏蔽层在栅极物质层上；对硬屏蔽层进行图案化，以形成硬屏蔽图形；形成含碳之间隙壁层在硬屏蔽图形及半导体基板上，其中含碳间隙壁层具有对刻蚀过程的高抗蚀性；对间隙壁层进行回蚀以形成多个间隙壁在硬屏蔽图形的多个侧壁上，其中间隙壁及间隙壁层形成组合硬屏蔽图形；利用组合硬屏蔽图形做为刻蚀屏蔽，对栅极物质层进行刻蚀，以形成栅极结构；在半导体基板进行斜向离子注入(tilt-angle ionimplantation)；在半导体基板进行多个制造工艺，其中制造工艺包含刻蚀；以及在半导体基板进行外延成长(印itaxy growth)，以形成邻接在栅极结构的多晶层，从而更加适于实用。借由上述技术方案，本专利技术至少具有下列优点及有益效果在半导体集成电路技术的演进过本文档来自技高网...

【技术保护点】
１．一种集成电路装置的制造方法，其特征在于其包括以下步骤：提供一基板；形成一物质层在该基板上；形成一硬屏蔽图形在该物质层上；形成多个间隙壁在该硬屏蔽图形的多个侧壁上，其中该硬屏蔽图形及上述间隙壁形成一组合硬屏蔽特征图样；以及利用该组合硬屏蔽特征图样做为一刻蚀屏蔽，对该物质层进行图案化。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王祥保，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71