半导体器件的制造方法技术

提供半导体器件的制造方法，它能够精确控制布线沟槽图案的深度，并且能够抑制对布线沟槽图案的损坏。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。蚀刻用作掩膜层的膜，并且形成其底部由第三低介电常数膜的表面制成的布线沟槽图案。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案形成布线沟槽，从而使沟槽的底部由第二低介电常数膜构成。通过CMP方法去除从铜金属的顶部表面到第三低介电常数膜的层。每一个低介电常数膜的介电常数都低于FSG的介电常数，并且第二低介电常数膜的介电常数低于第三低介电常数膜的介电常数。

【技术实现步骤摘要】

本专利技术涉及，并且更具体而言，本专利技术涉及具有多层布线结构的。
技术介绍
半导体器件日益微制造化。例如，已经使半导体器件的布线缩小尺寸到约为IOOnm 或更小的最小尺寸。在多层布线技术中，由于RC(电阻-电容)延迟引起的对于器件特性的影响已经成为更加严重的问题。作为应对RC延迟的措施，已经开发了 Cu(铜)/低介电常数膜(低k膜)布线技术。k值不小于2. 5且不大于3. 1的低k材料诸如SiOCH(掺碳的 SiO2)已经投入实用。对于下一代以及下下一代的半导体器件，要求低k材料具有更低的介电常数。出于这个理由，开发了在低介电常数膜中具有孔的多孔低k材料等。然而，这样的低k材料对于使用化学剂或等离子体的工艺(例如蚀刻或灰化)具有低抵抗性。当低k材料经受蚀刻或灰化的时候，低k材料往往变差。即，低k材料的介电常数可能增加，或可能使该膜退化。低k膜对于使用化学剂或等离子体的工艺具有低抵抗性，这使得难以控制通过蚀刻低k膜形成的布线图案。例如，为了控制布线的深度(厚度)，难以高精度地将低k膜仅蚀刻成期望的深度。结果，往往不利地发生所形成布线的厚度的变化，导致布线电阻的变化，于是导致流过布线的电流量的变化。这样一种现象降低了半导体器件的可靠性。此外，当执行去除用于形成布线沟槽图案的抗蚀剂的工艺(灰化)时，可能损坏布线沟槽图案的内部，从而增加布线的RC延迟，同时伴有介电常数的增加，并且由于发生泄漏电流而引起布线之间的耐受电压变差。因此，有可能使半导体器件的可靠性退化。作为用于使用上述低介电常数膜形成多层布线的技术，常规地公开了以下制造方法。例如，日本未经审查专利公开No. 2009-4408(专利文献1)公开了用于形成在低介电常数膜中的布线沟槽图案和用于将沟槽图案电耦合至下层布线的通孔图案(过孔图案) 这两者的方法。当在先前形成过孔图案后通过蚀刻形成布线沟槽图案时，使用预定的气体通过等离子体去除蚀刻产生的膜和在图案内壁之上形成的损坏层。以此方式，改善了在图案中形成的布线的可靠性。例如，日本未经审查专利公开No. 2007-33M50(专利文献2)公开了用于使用多层抗蚀剂形成双大马士革结构的方法。日本未经审查专利公开No. 2006-32864(专利文献3)公开了用于使用多层掩膜形成双大马士革结构的方法。日本未经审查专利公开 No. 2008-218959(专利文献4)公开了一种蚀刻方法，这种蚀刻方法能够使所实现的蚀刻产8生优良的工艺形状，而不损坏作为具有低介电常数的层间绝缘膜的添加有氟的碳膜。日本未经审查专利公开No. 2005-38967 (专利文献5)公开了用于使用SiC膜或SW2帽层膜形成接触层的方法。日本未经审查专利公开No.2009--4408日本未经审查专利公开No.2007--335450日本未经审查专利公开No.2006--32864日本未经审查专利公开No.2008--218959日本未经审查专利公开No.2005--3896
技术实现思路
如以上所述，例如在日本未经审查专利公开No. 2009-4408中公开的多层布线结构的制造方法采用了等离子体工艺，利用适当的气体来去除可能降低布线可靠性的薄膜， 例如蚀刻形成的膜或在用于过孔的布线或图案的内壁之上形成的损坏层。在日本未经审查专利公开No. 2009-4408中公开的技术中，执行两步法工艺，包括首先形成SiO2膜，作为用于形成布线沟槽图案的硬掩膜(掩膜层)；然后，使用硬掩膜对NCS膜进行干蚀刻。然而，当形成SiA膜的硬掩膜时，蚀刻了在SiA膜正下方的SiCOH 膜的部分，这可能使在最终形成的布线沟槽图案的深度方向的形状或厚度的精度下降。在所形成的布线沟槽图案的深度方向的形状或厚度的变化可能使由如上所述的布线沟槽图案形成的布线的电特性下降。因此，优选提高在布线沟槽图案的深度方向的形状或厚度的精度。但是，日本未经审查专利公开No. 2009-4408没有从这个角度公开任何工艺。在日本未经审查专利公开No. 2007-335450中公开的布线沟槽图案的形成方法包括如下步骤在形成布线沟槽后去除抗蚀剂(灰化)。因此，在去除抗蚀剂时，在布线沟槽的内壁之上可能形成损坏层。进而，难以精确控制布线沟槽在深度方向上的厚度。日本未经审查专利公开No. 2006-32864中公开的多层布线结构的制造方法包括如下步骤在布线沟槽的内表面之上形成保护膜，以便抑制在清洗所形成的布线沟槽图案的过程中布线沟槽图案的横向宽度的改变。由于保护膜具有高介电常数，所形成的多层布线结构可能具有高的有效介电常数。与例如日本未经审查专利公开No. 2009-4408中公开的技术类似，日本未经审查专利公开No. 2008-218959中公开的蚀刻方法适合于抑制由两步法工艺对布线沟槽图案产生的损坏。两步法工艺包括在形成中间深度的布线沟槽图案后，灰化用于形成布线沟槽图案的抗蚀剂，然后再一次形成期望深度的布线沟槽图案。但这个文献没有公开将上述方法应用于形成包括布线沟槽图案和过孔图案这两者在内的图案的方法的任何措施。日本未经审查专利公开No. 2005-38967(专利文献5)中公开的金属布线的制造方法包括如下步骤形成硬掩膜、通过灰化去除该掩膜以及使用硬掩膜形成布线沟槽图案。因此，在上述步骤中，几乎不可能损坏布线沟槽图案的内壁。但这个文献没有公开为避免在形成稍后将要形成的布线(接触层)的后工艺中由于灰化引起的损坏的任何措施。因此，在后工艺中，布线沟槽有可能被损坏，这导致布线沟槽的形状的精度下降。因此，鉴于上述问题作出了本专利技术。本专利技术的目的是提供， 它可以精确控制用于形成多层布线结构中的布线的布线沟槽图案的深度，并且可以抑制对布线沟槽图案的损坏。按照本专利技术的一个实施例的包括如下步骤。在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。使用在用作掩膜层的膜之上形成的第一抗蚀剂掩膜，蚀刻用作掩膜层的膜，使得露出第三低介电常数膜。在用作掩膜层的膜中形成布线沟槽图案以由此形成掩膜层，布线沟槽图案的底部由第三低介电常数膜的表面构成。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案，在第二低介电常数膜和第三低介电常数膜中形成布线沟槽，使得掩膜层的布线沟槽图案的底部由第二低介电常数膜构成。将铜金属填充到布线沟槽和过孔中，该过孔形成为使得在如下位置中露出铜布线的一部分，在该位置中当以平面方式观察时铜金属叠加在布线沟槽之上。通过CMP方法去除从铜金属的顶部表面到第三低介电常数膜的至少一层。第一、第二和第三低介电常数膜中的每一个都是介电常数低于FSG的介电常数的绝缘膜。第二低介电常数膜是介电常数比第三低介电常数膜的介电常数低的膜。按照本专利技术的另一实施例的包括如下步骤。在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。使用在用作掩膜层的膜之上形成的第一抗蚀剂掩膜，蚀刻用作掩膜层的膜，使得露出第三低介电常数膜。然后，在用作掩膜层的膜中形成布线沟槽图案以由此形成掩膜层，布线沟槽图案的底部由第三低介电常数膜的表面构成。通过灰化本文档来自技高网...

【技术保护点】
１．一种半导体器件的制造方法，包括步骤：在半导体衬底之上形成扩散阻止膜，使得覆盖其中形成有铜布线的第一低介电常数膜；在所述扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜；通过使用在所述用作掩膜层的膜之上形成的第一抗蚀剂掩膜，蚀刻所述用作掩膜层的膜，使得露出所述第三低介电常数膜，以及通过在所述用作掩膜层的膜中形成其底部由所述第三低介电常数膜的表面构成的布线沟槽图案，由此形成所述掩膜层；通过灰化去除所述第一抗蚀剂掩膜；使用所述掩膜层的布线沟槽图案，在所述第二低介电常数膜和所述第三低介电常数膜中形成布线沟槽，从而使所述布线沟槽的底部由所述第二低介电常数膜构成；将铜金属填充到所述布线沟槽和过孔中，所述过孔形成为使得在如下位置中露出所述铜布线的一部分，即在所述位置中当以平面方式观察时所述铜金属叠加在所述布线沟槽之上；以及通过ＣＭＰ方法至少去除从所述铜金属的顶部表面到所述第三低介电常数膜的层，其中所述第一低介电常数膜、所述第二低介电常数膜和所述第三低介电常数膜中的每一个都是介电常数低于ＦＳＧ的介电常数的绝缘膜，并且其中所述第二低介电常数膜是介电常数低于所述第三低介电常数膜的介电常数的膜。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：米仓和贤，富田和朗，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP