一种基于VHDL的CPU制造技术

一种基于VHDL的CPU，属于计算机系统结构领域。该CPU由CPU核及CPU调试模块两部分组成。CPU核由数据处理模块、指令控制模块与模拟内存三部分组成。数据处理模块包含一个支持11项基本操作的ALU单元、8个通用寄存器组成的寄存器组以及状态寄存器。指令控制模块支持46条指令，采用硬布线设计方式。模拟内存为一个与系统总线位宽相同、长度为1K的存储器数组。CPU调试模块由调试信号控制器和CPU内部信号接口两部分组成。调试信号控制器包括调试信号输入寄存器和调试信号译码器两个部分；CPU内部信号接口包含内部信号锁存器和内部信号观察窗口。本发明专利技术提供了一种规模小、结构清晰的CPU，特别适用于教学。

【技术实现步骤摘要】

本专利技术属于计算机系统结构领域，涉及一种基于VHDL的CPU。
技术介绍
在计算机相关专业教学中，计算机组成原理课程是重要的一环，这门课程的重要组成部分是CPU的结构与工作原理介绍。由于目前市场上主流CPU的晶体管规模极其庞大， 结构极其复杂，不宜当作实例用于计算机组成原理课程当中，因此，当前教学只能从原理上对CPU进行分析，缺乏实际动手实验的条件与可能，造成学生理解困难，对知识掌握不够牢固的缺陷。在这种条件下，如果能够自行设计一个规模较小、结构清晰、功能可配置的CPU， 则具有应用到课堂实例教学中的可能性。以该CPU为例讲解CPU的工作原理，一方面可以加深学生对CPU体系结构与工作原理的理解，另一方面可以深入了解设计CPU使用的cm硬件描述语言VHDL，具有很重要的现实意义。
技术实现思路
本专利技术要解决的技术问题是使用VHDL语言设计一种CPU，该CPU具有规模小、结构简洁容易等特点，适用于教学场合。本专利技术的技术方案基于VHDL的CPU，包含CPU核和CPU调试模块两个部分，前者经过配置、综合与部署，可以生成CPU单元实体，实现了 CPU的功能；后者经综合和部署可以生成CPU调试单元实体，实现对CPU核进行调试和状态输出。在开发环境中，对这两个部分进行配置、编译，然后即可在PC机上仿真运行，或部署到FPGA平台上实际运行。CPU核由数据处理模块、指令控制模块与模拟内存三部分组成。CPU核通过一个标准的VHDL源码文件进行配置，配置文件中包含总线位宽、指令长度、寄存器长度与寄存器组大小等CPU配置选项。数据处理模块包含一个支持11项基本操作的算术逻辑单元、8个通用寄存器组成的寄存器组以及状态寄存器，寄存器的长度可以配置。指令控制模块支持46 条指令，默认指令长度为16位，使用霍夫曼编码方式配置和扩展操作码。指令控制模块使用硬布线设计方式，合计能够产生30个控制信号，控制受控门开关，以实现指令控制流程。 指令控制模块的时钟信号基于系统时钟，使用一个4分频4相位分频器产生系统节拍，使用一个2分频2相位分频器产生系统周期计数信号。模拟内存为一个与系统总线位宽相同、 长度为IK的存储器数组，可以在一个系统周期内完成数据的读写操作。存储器内容可以自由编辑，用户代码可以转换为二进制形式存储于指定的代码区内，在系统启动时自动执行。 CPU核中的各部分通过CPU内部总线相连，并可将各种内部信号传输至CPU调试模块。CPU调试模块由调试信号控制器和CPU内部信号接口两部分组成，负责对CPU单元进行调试。调试信号控制器包括调试信号输入寄存器和调试信号译码器两个部分，前者负责接收用户发送的调试信号，通过后者译码后输出至CPU核的各个受控门开关，可直接控制CPU核的运行，包括控制CPU启动、中断、中止、计算等工作状态，以利于调试。CPU内部信号接口包含一个可配置大小的内部信号锁存器和一个内部信号观察窗口，前者的位数根据CPU的总线位宽及需要进行调试的CPU核的内部寄存器位数之和来确定。CPU内部信号可在一个周期内同步写入内部信号锁存器，并锁存一个周期，锁存的信号按照调试配置信息分组输出至内部信号观察窗口以供观察，通过CPU内部信号接口可以查看系统总线信号、寄存器信号、控制信号和状态信号。基于VHDL的CPU的配置与部署方式如下采用Xilinx ISE 9. 1及以上版本开发环境，以及Xilinx Spartan 3E starter-board或更高门级的FPGA硬件平台，通过ISE打开并编辑该CPU的工程文件，使用配套的综合、编译、仿真、烧写程序对配置好的CPU进行验证并烧写至Spartan 3E硬件平台，即可将Spartan 3E平台的FPGA芯片烧写为一块CPU芯片，然后可以用其控制该平台上的其他硬件模块。本专利技术的有益效果在于采用VHDL语言设计了一款小规模、结构清晰的CPU，其中的CPU核部分可以按需求进行配置，可以完成通常CPU的所有功能。CPU调试模块部分可对 CPU核进行调试与控制，非常适用于教学目的，可作为例子帮助学生理解CPU的结构与工作原理。附图说明图1是本专利技术的CPU结构图。图2是本专利技术的CPU核结构图。图3是本专利技术的CPU调试模块结构图。具体实施例方式以下结合
技术实现思路
和说明书附图详细说明本专利技术的具体实施方式。(I)CPU总体结构CPU采用VHDL语言编写，结构如图1所示，包含CPU核和CPU调试模块两个部分。CPU核包含指令控制模块、数据处理模块、模拟内存3个部分，这三个部分以内部总线互相连接。指令控制模块负责对指令进行译码，发出CPU各部分运行需要的控制信号； 数据处理模块负责进行算术运算和逻辑运算；模拟内存中包含了 CPU运行需要的程序；内部总线负责在上述三个部分间传输信息。CPU工作时，指令控制模块从模拟内存中读取指令，译码后发出各种控制信号，控制数据处理模块执行指令指定的运算，然后将结果按照指令要求反馈回总线，在指令控制模块的控制下写回模拟内存或做进一步操作。CPU调试模块与CPU核相连接，负责对CPU核进行调试，以及观察CPU核的运行状态，它包含调试信号控制器与CPU内部信号接口两部分，调试信号控制器与CPU核的指令控制模块相连接，将调试操作翻译为CPU核的控制信号，作用于指令控制模块以完成调试； CPU内部信号接口通过内部总线与CPU内部各个寄存器相连，反馈CPU的工作状态并分类输出，便于用户观察。(2)CPU 核CPU核由VHDL语言设计，使用符合VHDL-87标准的VHDL源码文件进行配置，配置文件中包含总线位宽、指令长度、寄存器长度与寄存器组大小等CPU配置选项。CPU核由数据处理模块、指令控制模块与模拟内存三部分组成，其结构如图2所示。数据处理模块主要包含一个状态寄存器、一个支持11项基本操作的算术逻辑单元和由8个通用寄存器构成的寄存器组，可在指定的4个CPU节拍内完成数据计算操作。算术逻辑单元支持的功能及操作码编码如下表所示权利要求1. 一种基于VHDL的CPU，包括CPU核和CPU调试模块，其特征在于 CPU核由数据处理模块、指令控制模块与模拟内存三部分组成；数据处理模块包含一个支持11项基本操作的算术逻辑单元、8个通用寄存器组成的寄存器组以及状态寄存器； 指令控制模块支持46条指令，默认指令长度为16位，使用霍夫曼编码方式配置和扩展操作码；指令控制模块使用硬布线设计方式，产生30个控制信号，控制受控门开关；指令控制模块的时钟信号基于系统时钟，使用一个4分频4相位分频器产生系统节拍，使用一个2分频 2相位分频器产生系统周期计数信号；模拟内存为一个与系统总线位宽相同、长度为IK的存储器数组；CPU核中的各部分通过CPU内部总线相连，将各种内部信号传输至CPU调试模块；CPU调试模块由调试信号控制器和CPU内部信号接口两部分组成，负责对CPU单元进行调试；调试信号控制器包括调试信号输入寄存器和调试信号译码器两个部分，前者负责接收用户发送的调试信号，通过后者译码后输出至CPU核的各个受控门开关；CPU内部信号接口包含内部信号锁存器和一个内部信号观察窗口，前者的位数为CPU总线位宽与需调试 CPU核的内部寄存器位数之和。全文摘要一种基于VHDL的CPU，属于计算机系统结构领本文档来自技高网...

【技术保护点】
１．一种基于ＶＨＤＬ的ＣＰＵ，包括ＣＰＵ核和ＣＰＵ调试模块，其特征在于：ＣＰＵ核由数据处理模块、指令控制模块与模拟内存三部分组成；数据处理模块包含一个支持１１项基本操作的算术逻辑单元、８个通用寄存器组成的寄存器组以及状态寄存器；指令控制模块支持４６条指令，默认指令长度为１６位，使用霍夫曼编码方式配置和扩展操作码；指令控制模块使用硬布线设计方式，产生３０个控制信号，控制受控门开关；指令控制模块的时钟信号基于系统时钟，使用一个４分频４相位分频器产生系统节拍，使用一个２分频２相位分频器产生系统周期计数信号；模拟内存为一个与系统总线位宽相同、长度为１Ｋ的存储器数组；ＣＰＵ核中的各部分通过ＣＰＵ内部总线相连，将各种内部信号传输至ＣＰＵ调试模块；ＣＰＵ调试模块由调试信号控制器和ＣＰＵ内部信号接口两部分组成，负责对ＣＰＵ单元进行调试；调试信号控制器包括调试信号输入寄存器和调试信号译码器两个部分，前者负责接收用户发送的调试信号，通过后者译码后输出至ＣＰＵ核的各个受控门开关；ＣＰＵ内部信号接口包含内部信号锁存器和一个内部信号观察窗口，前者的位数为ＣＰＵ总线位宽与需调试ＣＰＵ核的内部寄存器位数之和。

【技术特征摘要】

【专利技术属性】
技术研发人员：赖晓晨，申珅，丁宁，董沈鑫，原旭，
申请(专利权)人：大连理工大学，
类型：发明
国别省市：91