分频器制造技术

本发明专利技术提供一种分频器。所述分频器包括多个逻辑电路块，每一逻辑电路块更包括多个控制端；其中，所述多个逻辑电路块中的一个逻辑电路块的至少一个控制端用于接收具有第一占空比的输入时钟信号，所述逻辑电路块的其余的控制端中的至少一个控制端以正反馈的方式耦接至另一个逻辑电路块，以及在所述其余控制端中的至少一个控制端处的时钟信号具有不同于上述第一占空比的第二占空比。上述分频器可直接产生占空比不同于输入时钟信号的占空比的输出时钟信号，从而不需要使用时钟门控电路。

【技术实现步骤摘要】

本专利技术有关于输入时钟信号的分频，且特别有关于产生输出时钟信号的占空比不同于输入时钟信号的占空比的分频器。
技术介绍
分频器广泛应用于分频输入时钟信号以产生具有较低频率的输出时钟信号。在现有设计中，分频器旨在改变信号频率而不改变信号占空比。即从现有分频器产生的输出时钟信号的占空比与输入时钟信号的占空比相同。然而，在某些应用中，希望输出时钟信号的占空比小于输入时钟的占空比(例如，50%)。举例来说，考虑具有耦接至相同射频信号输入的多个混频器与普通本地振荡器(Local Oscillator，以下简称为L0)的无线接收器，分别放置在同相(in-phase，I)路径及正交(quadrature，Q)路径的混频器希望每个LO信号具有25%占空比以降低引入到后续信号处理级的有害的噪声。举例来说，普通本地振荡器产生具有50%占空比的高频输入时钟信号，且传统分频器根据所述高频输入时钟信号产生具有50%占空比的低频输出时钟信号。为获得想要的具有25%占空比的时钟信号，需要利用信号处理电路来处理传统分频器的输出时钟信号和/或输入时钟信号。即需要的具有 25%占空比的时钟信号从分频器以外的信号处理电路产生。在一种情况下，每个需要的具有25%占空比的时钟信号是从时钟门控拓扑 (clock-gating topology)通过以传统分频器的一个输入时钟信号门控传统分频器的输出时钟信号来推导出来，由于LO信号是从信号处理电路(即时钟门控电路)产生，接收器的 I/Q失衡(I/Q imbalance)对于LO信号的输入时钟相位错误非常敏感。在另一种情况下， 每个需要的具有25%占空比的时钟信号是从时钟门控拓扑通过用传统分频器的一个输出时钟信号门控传统分频器的另一个输出时钟信号来推导出来，由于通过信号处理电路(即时钟门控电路)处理的输出时钟信号的不完美的上升/下降波形，所需时钟信号的驱动能力较弱。因此，业界需要一种新型的分频器设计，这种新型分频器可直接产生占空比不同于输入时钟信号的占空比的输出时钟信号，从而避免使用上述时钟门控电路。
技术实现思路
有鉴于此，本专利技术特提出以下技术方案本专利技术的一种实施方式中，提供一种分频器，所述分频器包括多个逻辑电路块，每一逻辑电路块更包括多个控制端；其中，所述多个逻辑电路块中的一个逻辑电路块的至少一个控制端用于接收具有第一占空比的输入时钟信号，所述逻辑电路块的其余的控制端中的至少一个控制端以正反馈的方式耦接至另一个逻辑电路块，以及在所述其余控制端中的至少一个控制端处的时钟信号具有不同于上述第一占空比的第二占空比。本专利技术的分频器可直接产生占空比不同于输入时钟信号的占空比的输出时钟信号，从而不需要使用时钟门控电路。附图说明图1是根据本专利技术的第一种实施范例的分频器的示意图。图2是根据第一分频器设计的分频器的可能的输入时钟信号及输出时钟信号的波形的示意图。图3是根据本专利技术的一种实施范例的第一逻辑电路实施的示意图。图4是图3所示的逻辑电路的连接配置的示意表。图5是根据本专利技术的一种实施范例的第二逻辑电路实施的示意图。图6是图5所示的逻辑电路的连接配置的示意表。图7是根据第二分频器设计的分频器的可能的输入时钟信号及输出时钟信号的波形的示意图。图8是根据本专利技术的一种实施范例的第三逻辑电路实施的示意图。图9是图8所示的逻辑电路的连接配置的示意表。图10是根据本专利技术的一种实施范例的第四逻辑电路实施的示意图。图11是图10所示的逻辑电路的连接配置的示意表。图12是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第一种实施范例的示意图。图13是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第二种实施范例的示意图。图14是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第三种实施范例的示意图。图15是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第四种实施范例的示意图。图16是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第五种实施范例的示意图。图17是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第六种实施范例的示意图。图18是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第七种实施范例的示意图。图19是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第八种实施范例的示意图。图20是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第一种实施范例的示意图。图21是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第二种实施范例的示意图。图22是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第三种实施范例的示意图。图23是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第四种实施范例的示意图。图对是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第五种实施范例的示意图。图25是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第六种实施范例的示意图。图沈是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第七种实施范例的示意图。图27是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第八种实施范例的示意图。图观是根据本专利技术的第二种实施范例的分频器的示意图。图四是根据本专利技术的第三种实施范例的分频器的示意图。图30是图3所示的逻辑电路的连接配置的另一示意表。图31是图4所示的逻辑电路的连接配置的另一示意表。图32是图8所示的逻辑电路的连接配置的另一示意表。图33是图10所示的逻辑电路的连接配置的另一示意表。图34是配置图四的分频器以产生具有大致等于75%的占空比的输出时钟信号的第一种实施范例的示意图。图35是配置图四的分频器以产生具有大致等于75 %的占空比的输出时钟信号的第二种实施范例的示意图。图36是配置图四的分频器以产生具有大致等于75 %的占空比的输出时钟信号的第三种实施范例的示意图。图37是配置图四的分频器以产生具有大致等于75%的占空比的输出时钟信号的第四种实施范例的示意图。图38是配置图四的分频器以产生具有大致等于75 %的占空比的输出时钟信号的第五种实施范例的示意图。图39是配置图四的分频器以产生具有大致等于75 %的占空比的输出时钟信号的第六种实施范例的示意图。图40是配置图四的分频器以产生具有大致等于75 %的占空比的输出时钟信号的第七种实施范例的示意图。图41是配置图四的分频器以产生具有大致等于75%的占空比的输出时钟信号的第八种实施范例的示意图。图42是配置图四的分频器以产生具有大致等于25 %的占空比的输出时钟信号的第一种实施范例的示意图。图43是配置图四的分频器以产生具有大致等于25 %的占空比的输出时钟信号的第二种实施范例的示意图。图44是配置图四的分频器以产生具有大致等于25%的占空比的输出时钟信号的第三种实施范例的示意图。图45是配置图四的分频器以产生具有大致等于25 %的占空比的输出时钟信号的第四种实施范例的示意图。图46是配置图四的分频器以产生具有大致等于25 %的占空比的输出时钟信号的第五种实施范例的示意图。图47是配置图四的本文档来自技高网...

【技术保护点】
１．一种分频器，包括：多个逻辑电路块，该多个逻辑电路块的每一者包括多个控制端；其中该多个逻辑电路块中的一个逻辑电路块的至少一个控制端用于接收具有第一占空比的输入时钟信号，该逻辑电路块其余的控制端中的至少一个控制端以正反馈的方式耦接至该多个逻辑电路块中的另一个逻辑电路块，以及在该逻辑电路块其余的控制端中的该至少一个控制端处的时钟信号具有不同于该第一占空比的第二占空比。

【技术特征摘要】
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【专利技术属性】
技术研发人员：蔡明达，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71