本发明专利技术提供一种堆叠式栅极耦合N沟道场效晶体管(GCNFET)静电放电(ESD)保护电路，其涉及含若干个级的堆叠。每一级具有一NFET，所述NFET的主体耦合到其源极。电阻器耦合在栅极与源极之间。提供从电源电压节点到每一NFET的所述栅极的电流路径，使得在ESD事件期间，电流将流过所述级的所述电阻器并引起触发。在一个实施例中，通过另一级与所述电源电压节点隔离的NFET级具有相关联的电容结构。在所述ESD事件的瞬态电压条件期间，电流从所述电源电压节点流经所述电容结构并到达所述栅极，且接着流经所述电阻器，从而起始触发。所述GCNFET?ESD保护电路具有比其保持电压高不到百分之二十的触发电压。
【技术实现步骤摘要】
所揭示的实施例涉及ESD保护电路。
技术介绍
通常将静电放电(ESD)保护电路称作有源RC触发式箝位电路，其可用以保护功能电路使其免遭由静电放电事件引起的具破坏性的高电压。如果集成电路的两个端子之间的电压由于ESD事件而以适当速率增加，那么RC电路触发并接通大型N沟道场效晶体管(有时称作“大FET”)。所述大FET使ESD电流在所述两个端子之间分流，并将所述端子上的电压箝位到对功能电路来说安全的电压。尽管可堆叠多个此有源RC触发式箝位电路，但此些有源RC触发式箝位电路一般用于电源电压相对较低(例如，三伏)的应用中。如果此些堆叠式有源RC触发式箝位电路将被用于具有(例如)二十伏的较高电源电压的应用中，那么将可能必须使大FET不合需要地大，因为有源RC触发式箝位电路中的大FET是以正常传导模式操作的。如果将保护依靠相对较高的操作电源电压操作的有源电路使其免遭ESD事件，那么如此项技术中已知可使用硅控整流器(Sc 电路。遗憾的是，SCR ESD保护电路在被激活时具有可能低于相对较高的操作电源电压的保持电压。这是不合需要的。如果在正常电路操作期间，受SCR ESD保护电路保护的电路的电源电压端子上将出现较大电压瞬态(其并非归因于ESD事件)，那么SCR ESD保护电路可能啮合并将电源电压拉到有源电路的操作电压以下。因此一般必须提供某一装置来防止在电源电压端子上强加此些较大电压瞬态。 必须提供此额外电路是不合需要的。图1 (现有技术)是常规ESD保护电路1的电路图，所述常规ESD保护电路1用以保护依靠上文所描述的相对较大的操作电源电压操作的功能电路。有时将ESD箝位电路1 称作“栅极接地式NMOS” (GGM0S或GGNM0S)保护电路，因为N沟道场效晶体管2到4中的每一者的栅极耦合到所述晶体管的源极。图2是图1的电路的简化横截面图。在ESD事件下，三个晶体管2到4以骤回(snap-back)或寄生双极模式传导，使得ESD电流从VCC电源电压端子5传导穿过晶体管2、穿过晶体管3、穿过晶体管4并到达接地端子6。图3(现有技术)是图3的GGMOS保护电路的级中的一者的横截面图。在较高电压条件下，反向偏压的漏极7到主体8的耗尽区上的电场增加到雪崩击穿机构产生变化电荷载流子的点。这些载流子产生流到寄生双极NPN晶体管9的基极中的电流。寄生晶体管 9的N型集极是N+型漏极7。寄生晶体管9的N型发射极是N+型源极10。P-型基极是N 沟道场效晶体管的主体8的P型材料。图3中用双极晶体管符号来描绘寄生晶体管9。基极电流接通双极晶体管，所述双极晶体管又致使较大的集极电流流过漏极到主体结。此电流用以促成必要的基极电流维持寄生晶体管的基极到发射极结的正向偏压。因此，鉴于需要较高的漏极到源极电压(称为触发电压)来起始双极晶体管传导，一旦被起始，双极晶体管传导就维持，除非漏极到源极电压降落到较低电压(称为保持电压)以下。通常将晶体管接通和传导的此特征称作“骤回”。堆叠三个此GGMOS电路(例如在图1的电路中)使触发电压和保持电压中的每一者以所堆叠电路的数目倍增。图1的电路因此具有是图3的单级电路的触发电压的三倍的触发电压。图1的电路因此具有是图3的单级电路的保持电压的三倍的保持电压。遗憾的是，图1的堆叠式电路的经倍增的触发电压可能太高以致在图1的ESD保护电路触发并执行其电流分流功能之前对将受保护的功能电路造成损坏。图4(现有技术)是具有较低触发电压的ESD保护电路的图。有时将ESD保护电路称作栅极驱动式NMOS(GDNMOS)电路或栅极耦合式NMOS(GCNMOS)电路。如图4中所说明，电阻器11安置在栅极12与源极13之间。所述结构具有电容14(例如晶体管的固有的漏极到栅极叠加电容)。在ESD事件期间，漏极M上的电压的快速上升通过电容14耦合到栅极12，且电阻器11上的电流产生栅极到源极电压。此栅极到源极电压引起沟道形成于栅极12下方，且允许某一量的表面电流15从漏极M流动。电流15用以减小所述电路的触发电压。对于关于此效应的额外信息，请见1)朱利安·志良·陈(Julian Zhiliang Chen)等人的“亚微米CMOS工艺中的栅极驱动式NMOS ESD保护电路的设计方法和优化 (Design Methodology and Optimization of Gate-Driven NM0SESD Protection Circuits In Submicron CMOS Processes)，，(IEEE 电子器件 ^ Ι (IEEETransactions on Electron Devices)，第 45 卷，第 12 期，第 M48 到 M56 页(1998 年 12 月))；以及 2)第 5，982，217 号美国专利；3)第5，838，146号美国专利；以及4)第5，631，793号美国专利。在需要比由单个级所提供的保持电压和触发电压大的保持电压和触发电压的情况下，可堆叠图4的电路。图5(现有技术)说明具有三个级16到18的常规堆叠式GCMOS ESD保护电路。
技术实现思路
一种堆叠式栅极耦合N沟道场效晶体管(GCNFET)静电放电(ESD)保护电路涉及多个级的堆叠。每一级具有一 NFET，所述NFET的主体耦合到其源极。电阻器耦合在NFET 的栅极与源极之间。在一个实例中，存在三个级，且每一级在其自己的深N阱中与其它级隔离。提供从电源电压节点(例如，电源电压端子VCC)到每一级中的NFET的栅极的电流路径，使得在ESD事件期间，电流将流过所述级的电阻器，且以减小的触发电压引起所述级的触发。在一个实施例中，通过另一NFET级与电源电压节点隔离的NFET级具有相关联的电容结构。所述电容结构可(例如)为高电压二极管或金属-绝缘体-金属电容器(MIMCAP)， 或其它合适的结构。所述电容结构的一个板耦合到电压供应节点，而所述电容结构的另一个板耦合到NFET的栅极。在ESD事件的瞬态条件期间，电流从电源电压节点流经电容结构并到达栅极，且接着流过电阻器。电阻器上的电流增加了 NFET的栅极到源极电压(Vgs)， 且减小了所述级的触发电压。新颖的堆叠式GCNFET ESD保护电路的一个具体实例具有大于十五伏的保持电压，且还具有比所述保持电压高不到百分之二十的触发电压。保持电压 (例如，20伏)近似且不小于正受GCNFET ESD保护电路保护的功能电路的正常操作电源电压(例如，18.0伏)。GCNFETESD保护电路和功能电路被集成到同一集成电路上。上述内容是概述且因此必然含有对细节的简化、概括和省略；因此，所属领域的技术人员将了解，所述概述只是说明性的且无意加以限制。如仅由权利要求书界定的本文所描述的装置和/或工艺的其它方面、专利技术性特征和优势将在本文所陈述的非限制性详细描述中变得显而易见。附图说明图1和图2 (现有技术)是常规ESD保护电路的图，所述常规ESD保护电路有时被称作“栅极接地式NMOS” (GGMOS) ESD保护电路。图3 (现有技术)说明图1的GGMOS电路的一部分。图4 (现有技术)是ESD保护电路的图，所述ESD保护电路有时被称作栅极驱动式 NMOS (GDNMOS)电路或栅极耦合式NMOS本文档来自技高网...
【技术保护点】
１．一种方法，其包含：提供堆叠式栅极耦合Ｎ沟道场效晶体管静电放电保护电路，其中所述堆叠式栅极耦合Ｎ沟道场效晶体管静电放电保护电路具有触发电压和保持电压，其中所述触发电压比所述保持电压高不到百分之二十，且其中所述保持电压大于十五伏。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：尤金·沃利，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US
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