一种高速模数转换器制造技术

本发明专利技术公开了一种高速模数转换器，涉及数模混合集成电路设计领域，输入信号和采样和保持电路的输入端相连，输出采样和保持信号；采样和保持信号和2n倍乘法器的输入端相连，输出2n倍采样和保持信号，2n倍采样和保持信号分别和2n-1个比较器相连，同时2n倍采样和保持信号作为反馈电路的正输入端；第一比较器的参考电平值为第2n-1个比较器的参考电平值为将2n-1个比较器的输出信号经码制转换电路转换为BCD码，输出b[n-1:0]，通过b[n-1:0]控制n个逻辑开关；将n个逻辑开关相连的电平值作为反馈电路的负输入端，反馈信号为2nD-2n-1Vrefbn-1-…-20Vrefb0。

【技术实现步骤摘要】

本专利技术涉及数模混合集成电路设计领域，模数转换器广泛应用于数模混合电路和 SoC系统中，特别涉及一种高速模数转换器。
技术介绍
模数转换是将模拟输入信号转换为N位二进制数字输出信号的技术。采用数字信号处理能够方便地实现各种先进的自适应算法，完成模拟电路无法实现的功能，因此，越来越多的模拟信号处理正在被数字技术所取代。与之相应的是，作为模拟系统和数字系统之间桥梁的模数转换的应用日趋广泛。常见的模数转换器结构主要有积分式、逐次逼近式、flash结构、pipeline结构、 循环结构模数转换器，其中循环结构模数转换器在速度、功耗和面积等折中性能方面具有优势，应用非常广泛。专利技术人在实现本专利技术的过程中，发现现有技术中至少存在以下缺点和不足为了进一步提高循环模数转换器的速度，需增加电路设计难度，同时增大模数转换器的面积。
技术实现思路
为了在不显著增加硬件面积和设计难度的基础上，进一步提高循环模数转换器的速度，本专利技术提供了一种高速模数转换器，详见下文描述—种高速模数转换器，所述高速模数转换器包括采样和保持电路、2n倍乘法器、 2n-l个比较器、码制转换电路、η个逻辑开关和反馈电路，其中，η的取值为大于等于1的正整数，输入信号和所述采样和保持电路的输入端相连，输出采样和保持信号；所述采样和保持信号和所述2η倍乘法器的输入端相连，输出2η倍采样和保持信号，所述2η倍采样和保持信号分别和所述2η_1个比较器相连，同时所述2倍采样和保持信号作为所述反馈电路的正输入端；第一比较器的参考电平值为gvref，其中Vref为量化区间的中间电平值，第2n-l个比较器的参考电平值为^rVref ；将所述2n_l个比较器的输出信号经所述码制转换电路转换为BCD码，输出b [n-1 0]，通过所述b [n-1 0]控制所述η个逻辑开关；将所述η 个逻辑开关相连的电平值作为所述反馈电路的负输入端，反馈信号为ZnDjlriVreflv1- -2°Vrefb0O本专利技术提供的技术方案的有益效果是本专利技术提供了一种高速模数转换器，本专利技术基于传统循环模数转换器ADC结构， 内置高速flash ADC及简单逻辑电路可提高模数转换速度；通过调节内置flash ADC位数、 乘法器倍数及反馈信号可灵活实现转换速度的调整；与传统循环模数转换器ADC电路面积相比没有明显增加，可实现速度和面积的优化设计。 附图说明图1为现有技术提供的传统循环模数转换器的结构示意图；图2为本专利技术提供的内嵌2bit的高速模数转换器的结构示意图；图3为本专利技术提供的内嵌多bit的高速模数转换器的结构示意图。附图中所列部件列表如下所示Vin 输入信号；S/H 采样和保持电路；Multiplier :乘法电路； Comparator :比较器；Vref:参考电平；BCD 码制转换电路；logic 逻辑分析电路。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术实施方式作进一步地详细描述。为了在不显著增加硬件面积和设计难度的基础上，进一步提高循环模数转换器的速度，本专利技术实施例提供了一种高速模数转换器，详见下文描述参见图1，传统循环模数转换器输入信号Vin经采样和保持电路S/H后，进入乘2电路Multiplier，其输出进入比较器Comparator与参考电平Vref比较，比较器 Comparator的输出信号作为输出结果，且与反馈信号有关，即若输出为“1”，则将2D_Vref 反馈乘2电路Multiplier输入端，若输出为“0”，将2D反馈乘2电路Multiplier输入端。 经过一次的乘法运算和比较，产生1位的数据转换，要完成η位的数据转换需要经过η个时钟周期。为了在不显著增加模数转换器ADC面积的前提下，进一步提高模数转换器ADC的速度，本专利技术实施例在现有循环模数转换器的基础上，通过内嵌fIashADC，有效提高了模数转换器ADC的转换速度。一种高速模数转换器，参见图2和图3，包括采样和保持电路3/!1、211倍乘法器 Multiplier,2n-l个比较器Comparator、码制转换电路BCD、η个逻辑开关和反馈电路，其中，η的取值为大于等于1的正整数，输入信号Vin和采样和保持电路S/H的输入端相连，输出采样和保持信号D ；采样和保持信号D和2η倍乘法器Multiplier的输入端相连，输出2n倍采样和保持信号2 ，2n 倍采样和保持信号2 分别和2n-l个比较器Comparator相连，同时2n倍采样和保持信号 2nD作为反馈电路的正输入端；第一比较器Comparator的参考电平值为Vref，其中Vref为量化区间的中间电平值，第2n-l个比较器Comparator的参考电平值为^rVref ；将2n_l个比较器Comparator的输出信号经码制转换电路B⑶转换为B⑶码，输出b [n-1 0]，通过b [n-1 0] 控制η个逻辑开关；将η个逻辑开关相连的电平值作为反馈电路的负输入端，反馈信号为 2nD-2n_1Vrefbn_1-----2°Vrefb0O实施例1下面以内嵌2bit flash ADC为例，分析其工作原理，详见下文描述一种高速模数转换器，参见图2，包括采样和保持电路S/H、22倍乘法器 Multiplier、第一比较器 Comparator、第二比较器 Comparator、第三比较器 Comparator、码制转换电路BCD、第一逻辑开关、第二逻辑开关和反馈电路，输入信号Vin和采样和保持电路S/H的输入端相连，输出采样和保持信号D ；采样和保持信号D和22倍乘法器Multiplier输入端相连，输出22倍采样和保持信号22D， 22倍采样和保持信号2 分别和第一比较器Comparator、第二比较器Comparator和第三比较器Comparator相连，同时22倍采样和保持信号2 作为反馈电路的正输入端；第一比较器Comparator的参考电平值为^Vref，第二比较器Comparator的参考电平值为 Vref,第三比较器Comparator的参考电平值为-Vref ；当22倍采样和保持信号2 大于 |vref 时(2^ |vref)，第一比较器 Comparator 输出 1、第二比较器 Comparator 输出 1、第三比较器Comparator输出1 ；当22倍采样和保持信号2 小于*Vref且大于Vref时 (Vref < 22D<|vref )，第一比较器 Comparator 输出 0、第二比较器 Comparator 输出 1、 第三比较器Comparator输出1 ；当22倍采样和保持信号2 小于Vref且大于-Vref时 (iVref <22D< Vref )，第一比较器 Comparator 输出 0、第二比较器 Comparator 输出 0、第三比较器Comparator输出1 ；当22倍采样和保持信号2 小于^Vref时(2七<1乂1^ )，第一比较器Comparator输出0、第二比较器Comparator输出0、第三比较器Comparator输出0 ；第一比较器Comparator、第二比较器Comparator和第三比较器Comparator本文档来自技高网...

【技术保护点】
１．一种高速模数转换器，其特征在于，所述高速模数转换器包括：采样和保持电路、２ｎ倍乘法器、２ｎ－１个比较器、码制转换电路、ｎ个逻辑开关和反馈电路，其中，ｎ的取值为大于等于１的正整数，输入信号和所述采样和保持电路的输入端相连，输出采样和保持信信号为２ｎＤ－２ｎ－１Ｖｒｅｆｂｎ－１－…－２０Ｖｒｅｆｂ０。中间电平值，第２ｎ－１个比较器的参考电平值为将所述２ｎ－１个比较器的输出信号经所述码制转换电路转换为ＢＣＤ码，输出ｂ［ｎ－１：０］，通过所述ｂ［ｎ－１：０］控制所述ｎ个逻辑开关；将所述ｎ个逻辑开关相连的电平值作为所述反馈电路的负输入端，反馈号；所述采样和保持信号和所述２ｎ倍乘法器的输入端相连，输出２ｎ倍采样和保持信号，所述２ｎ倍采样和保持信号分别和所述２ｎ－１个比较器相连，同时所述２ｎ倍采样和保持信号作为所述反馈电路的正输入端；第一比较器的参考电平值为其中Ｖｒｅｆ为量化区间的

【技术特征摘要】
1. 一种高速模数转换器，其特征在于，所述高速模数转换器包括采样和保持电路、2n 倍乘法器、2n_l个比较器、码制转换电路、η个逻辑开关和反馈电路，其中，η的取值为大于等于1的正整数，输入信号和所述采样和保持电路的输入端相连，输出采样和保持信号；所述采样和保持信号和所述2η倍乘法器的输入端相连，输出2η倍采样和保持信号，所述2η倍采样和保持信号分别和所述2η-1个比较器相连，同时...

【专利技术属性】
技术研发人员：高静，史再峰，徐江涛，罗韬，
申请(专利权)人：天津大学，
类型：发明
国别省市：12