集成电路及其形成方法技术

本发明专利技术一实施例提供一种集成电路及其形成方法，该集成电路包括：一核心区，具有至少一边缘区；多个晶体管，设置于该边缘区之中；以及多个虚置结构，邻接该至少一边缘区而设置，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向所述多个虚置结构的至少其中之一。本发明专利技术的施加至晶体管的每一沟道的应变应力可依需求而控制。

【技术实现步骤摘要】

本专利技术涉及半导体元件，尤其涉及包含虚置结构(dummy structures)的集成电路及形成集成电路的方法。
技术介绍
半导体集成电路(IC)工业已经历快速的成长。集成电路材料与设计上的技术发展已产生出数个集成电路世代(generations of ICs)，其中每一世代相较于前一世代具有更小且更复杂的电路。然而，这些进展已增加集成电路的处理与制造的复杂度，为了使这些进展得以实现，需要在集成电路的处理与制作上有相似的发展。在集成电路的发展过程中，功能性密度(functional density) (S卩，每芯片面积的内连线元件的数目)已普遍地增加，而几何尺寸(geometry size)(即，使用工艺所能制作的最小的元件或线路)已减小。此缩小化工艺一般借着增加生产效率及降低相关成本而提供利益。这样的缩小化还产生相对高的功率损耗值(power dissipation value)，其可借由使用低功率损耗元件而解决，例如是互补式金属氧化物半导体(CMOS)元件。在集成电路中，虚置图案(dummy patterns)设置于相邻于核心区(core area)的边界区(boundary region)。虚置图案的设置是为了减低工艺负载效应(process loading effect)及/或晶体管效能变异(transistor performance variations)。申请人发现在边缘区(edge region)中，晶体管的沟道在沟道宽度的方向上可看到空白区(blank area), 其不具有任何的虚置图案或功能性晶体管图案。在空白区中，形成有浅沟槽绝缘(STI)结构，并具有一大区域。浅沟槽绝缘结构对晶体管的沟道施加应变。受应变的沟道影响晶体管的操作电流(operation current)。由于设置于边缘区中的晶体管可能遭受不同的应变， 因此晶体管的操作电流可能是多样化，且落于预定的规格之外。当晶体管的尺寸缩小化时， 应变沟道效应(strained-channel effect)甚至变得更严重。申请人:还发现不具有任何的虚置图案或功能性晶体管图案的空白区还可能导致 M^i^li'kMWitM^l^kM (dual contact etch stop layer boundary effect)。^X 艺期间，通常将应力层(stress layer)设置于空白区中，应力层的设置用以对η型金属氧化物半导体(NMOS)晶体管提供拉伸应力。空白区中的应力层可影响施加至设置于邻近核心区的边缘的NMOS晶体管与PMOS晶体管的拉伸应力与压缩应力。由前述可知，业界急需包含虚置图案的集成电路及形成基底电路的方法。
技术实现思路
为了解决现有技术的问题，本专利技术一实施例提供一种集成电路，包括一核心区， 具有至少一边缘区；多个晶体管，设置于该边缘区之中；以及多个虚置结构，邻接该至少一边缘区而设置，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向所述多个虚置结构的至少其中之一。本专利技术一实施例提供一种集成电路的形成方法，包括形成多个虚置结构，其中所述多个虚置图案邻接该集成电路的一核心区的至少一边缘区而设置；以及于该核心区的该至少一边缘区中形成多个晶体管，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向至少一个所述多个虚置结构。本专利技术的施加至晶体管的每一沟道的应变应力可依需求而控制。 附图说明图1显示一实施例中的包含核心区的集成电路。图2显示图1实施例中，核心区110的一边缘区的部分放大图。图3显示图1实施例中，核心区110的另一边缘区的部分放大图。图4显示晶体管的操作电流的变化。图5显示根据本专利技术一实施例形成包含多个虚置结构的集成电路的方法流程图。图6显示一实施例中，包含设置于基底板上的集成电路的系统。其中，附图标记说明如下100 集成电路；110 核心区；110a、110b、110c、110d 边缘；120 边界区；210、211、212、213、214、215、216、217、310、311、312、317 晶体管；210a、211a、212a、213a、214a、215a、216a、217a、310a、311a、312a、317a 沟道；215、315 虚置结构；220、230、320、330、340 虚置图案；221a、222a、223a、224a、225a、226a、227a、23 la、232a、233a、234a、235a、236a、 237a、32 la、322a、323a、324a、325a、326a、327a、33 la、332a、333a、334a、335a、336a、337a、 341a、342a、343a 氧化层定义虚置图案；221b、222b、223b、224b、225b、226b、231b、232b、233b、234b、235b、236b、237b、 321b、322b、323b、324b、325b、326b、331b、332b、333b、334b、335b、336b、337b、341b、342b、343b、:344b 栅极虚置图案500 方法；510,520 步骤；600 系统；601 基底板；602 集成电路；605 凸块；A、B 曲线。具体实施例方式可了解的是，以下的揭示内容提供许多用以执行本揭示书的不同特征的不同的实施例或例子。以下所述的元件的特定例子与排列方式为了简化此揭示书。当然，这些仅为实施例而非用以限制本专利技术。此外，本专利技术揭示书可能在不同实施例中重复使用标记及/或标示。此重复仅为了简化与清楚化，其本身并非代表所讨论的各种实施例及/或结构之间具有关联。另外，以下述及一结构形成在另一结构之上、连接至另一结构、及/或耦接至另一结构时，可包括所形成的结构直接接触的实施例，且也可包括附加的结构夹置于上述结构之间的实施例，而使得所形成的结构并非直接接触。此外，空间上的相对关系用语， 例如“较低(lower)”、“较高(upper)”、“水平(horizontal) ”、“垂直(vertical) ”、“在上 (above) ”、“在下(below) ”、“上(up)，，、“下(down) ”、“顶(top) ”、“底(bottom) ”等及其衍生词(例如，“水平地(horizontally)”、“ 向下地(downwardly) ”、向上地(upwardly)等等) 用以简化本揭示书中的结构与另一结构之间的关系的叙述。空间上的相对关系用语涵盖包括这些结构的元件的不同取向(orientation)。图1显示一实施例中的包含核心区的集成电路。在图1中，集成电路100可包括核心区110。边界区(boundary region) 120可围绕核心区110而设置。核心区110可包括至少一边缘(edge)，例如是边缘IlOa-IlOd0边缘IlOa-IlOd是定义来分隔核心区110与边界区120。在一些实施例中，集成电路100可为静态随机存取存储器(SRAM)电路、埋入式 SRAM电路、动态随机存取存储器(DRAM)电路、埋入式DRAM电路、非易失性存储器电路(例如，快闪存储器(FLASH)、程序可编程只读存储器(EPROM)、程序可编程可擦除只读存储器(E2PROM))、场可编本文档来自技高网...

【技术保护点】
１．一种集成电路，包括：一核心区，具有至少一边缘区；多个晶体管，设置于该边缘区之中；以及多个虚置结构，邻接该至少一边缘区而设置，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向所述多个虚置结构的至少其中之一。

【技术特征摘要】
2010.03.17 US 12/726,3091.一种集成电路，包括一核心区，具有至少一边缘区；多个晶体管，设置于该边缘区之中；以及多个虚置结构，邻接该至少一边缘区而设置，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向所述多个虚置结构的至少其中之一。2.如权利要求1所述的集成电路，其中该虚置结构包括多个第一虚置图案，邻接该至少一边缘区而设置；以及多个第二虚置图案，邻接所述多个第一虚置图案而设置，且不与所述多个第一虚置图案对齐，其中所述多个晶体管的每一沟道在该沟道宽度方向上面向所述多个第一虚置图案的其中之一或所述多个第二虚置图案的其中之。3.如权利要求2所述的集成电路，其中每一所述多个第一虚置图案及每一所述多个第二虚置图案均包括氧化层定义虚置图案、阱虚置图案、栅极虚置图案、及金属虚置图案中的至少其中之一。4.如权利要求2所述的集成电路，还包括多个第三虚置图案，其中所述多个第三虚置图案设置于所述多个晶体管中的其中两个晶体管之间，并与所述多个第一虚置图案对齐。5.如权利要求2所述的集成电路，还包括多个第四虚置图案，其中所述多个第四虚置图案邻接所述多个第二虚置图案而设置， 且不与所述多个第二虚置图案对...

【专利技术属性】
技术研发人员：王建勋，张智胜，孟宪辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71