具有嵌入式静态随机存取存储器的集成电路及其工艺方法技术

一种具有嵌入式静态随机存取存储器的集成电路及其工艺方法，该集成电路包括一第一核心，包括一第一逻辑区域，具有一第一栅极介电层厚度和多个第一ＮＭＯＳ晶体管，其中第一ＮＭＯＳ晶体管具有以一第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域；一单端口型的嵌入式静态随机存取存储器区域，具有第一栅极介电层厚度和多个第二ＮＭＯＳ晶体管，其中第二ＮＭＯＳ晶体管具有以一第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域；以及一第一双端口型的嵌入式静态随机存取存储器区域，具有第一栅极介电层厚度和至少一第三ＮＭＯＳ晶体管，第三晶体管具有以第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域。本发明专利技术降低待机耗电、与改善的存取速度。

【技术实现步骤摘要】

本专利技术涉及集成电路元件，尤其涉及具有低功耗的静态随机存取存储器Static random access memory ；以下简称 SRAM)的位元单元(bit cell)结构。
技术介绍
在半导体工艺中，目前用在电子电路，特别是制作成集成电路的电子电路，所 需的元件最常见的是属于存储器存储元件的板上式(ση-board)或嵌入式(embedded)阵 列。这些元件可成为动态随机存取存储器(dynamic random access memory ；以下简称 DRAM)单元或SRAM单元。DRAM和SRAM存储器称为易失式(volatile)存储器单 元，换言之，如果移除集成电路的电源，则已存储的数据将会遗失。DRAM单元是非常 稠密的阵列，因为DRAM单元只需一个单存取晶体管和一个存储电容，然而DRAM电路 有比较慢的读取(read)和写入(write)存取时序，而且需要一些复杂的控制电路，以至于 DRAM阵列须周期性的刷新(refresh)来维持状态。这样会使处理器周期性停止其他操作 和执行刷新周期(refresh cycle)，或专用型存储器控制器(dedicated memory controller)(较 常使用于近期的制造设备中)执行刷新周期。相反地，SRAM存储器阵列存储时不需要刷新周期。由于每个位元单元是由 六晶体管(six transistors，6T)或者更多晶体管所构成的闩锁电路，因此SRAM阵列须要 较多的硅芯片面积。然而只要有足够的供应电压，SRAM单元可保留数据很久。相较 于DRAM单元，SRAM单元更具有优势在于非常快的存取时序，使得SRAM单元特别 具吸引性在于高速暂存(scratchpad)或工作数据存储，例如处理器的快取存储器(cache memory)。目前系统整合芯片(system on a chip ；以下简称为SOC)设计常合并成单 核心、双核心或多核心。将这些多核心预设计成热门的处理器，例如数字信号处理器 (digital signal processing processor ；以下简称 DSP)、高阶精简指令集(Advanced RISO Machine ；以下简称 ARM)、精简指令集电脑(Reduced Instruction Set Computer ；以下简 称RISC)或微处理器，并且与该处理器邻接或在附近配置了一个SRAM单元的第1级 (Li)快取存储器，使得运算处理速度能够更快。在许多装置中使用双核心(dual-core)， 举例来说，无线电收发器(radio transceiver)核心具备微处理器核心。SRAM阵列可使用 在上述集成电路中。集成电路使用于电池驱动装置的情况日渐提高。举例而言，SOC可能用于提供 全部或大部分用来实现移动电话、手提电脑、笔记本电脑、音像播放器、摄录像机、相 机、智能型电话、或个人数字助理(Personal Digital Assistant，PDA)主要功能的电路。 在这些装置中，客户定义的逻辑或许可的处理器核心设计会与其他预定的或巨集的单元 (如微处理器、数字信号处理器、核心(如ARM、RISC、或相似核心功能)、移动电话 模块等)整合在一起。在SRAM单元中，数据会存储在两个逆相关的存储节点中。一对CMOS反相器 (由四个MOS晶体管组成)被配置作为一拴锁单元。在互补式MOS (CMOS)技术中，每一个存储节点是由两个MOS晶体管的栅极端子所形成，并且接收由两个MOS晶体管 组成的反相器的输出。图1显示一典型六晶体管配置的SRAM单元10。在图1中，一对传递栅(pass gate)晶体管PGl、PG2电性分别连接一对数据线(也称为位元线BL与BLB)至存储接 点Sm与SN2。在公知技术中，传递栅晶体管PGl与PG2通常是由NMOS晶体管所组 成。图中显示一正的供应电压Vdd，其范围在0.6伏特到3.0伏特或更高，主要视技术而 定。上拉(pull up)晶体管PUl与PU2由PMOS晶体管组成，并且会将正的供应电压电 性连接至一个或另一个存储节点，依SRAM位元单元10的状态而定。图中也显示第二 个供应电压Vss，通常是接地。两个下拉(pull down)晶体管PDl与PD2 (也是NMOS晶体管)将负的或供应电 压Vss(接地电压)电性连接至一个或另一个存储节点SNl与SN2，依SRAM单元10的 状态而定。SRAM单元10是一个锁相器，只要供应电源足以正确地操作电路，该锁相器 会无限时地保存数据状态。两个分别由上拉晶体管PUl与PU2和上拉晶体管PDl与PD2 所组成CMOS反相器彼此交叉错耦合(cross-coupled)，而他们的操作用来连续地增强存 储于存储节点SNl与SN2的电荷。如图所示，这两个存储节点彼此反相。当存储节点 SNl为逻辑状态1 (通常为高电位)，存储节点SN2在同一时间会为逻辑状态O (通常是低 电位)，反之亦然。当SRAM单元10进行写入时，互补的写入数据会分别输入位元线BL与BLB。 字元线WL上正的控制信号会电性连接至两个传递栅晶体管PGl与PG2的栅极。上拉晶 体管PUl与PU2和下拉晶体管PDl与PD2的所订定的尺寸能够使位元线上的数据覆写存 储的数据，借此写入SRAM位元单元10中。当SRAM单元10进行读取时，正的电压施加于字元线WL，传递栅晶体管PGl 与PG2允许位元线BL与BLB电性连接至存储节点SNl与SN2来接收数据。不同于动 态存储单元，如果供应电压Vdd维持在足够的高电平下，SRAM单元10在读取期间不会 丧失其存储的状态。因此，读取动作结束后就不需要进行写回(writeback)的动作。位元线BL与BLB构成一对互补的数据线对。这两条成对的数据线可电性连接 至一差动感应放大器(未表示于图中)，而差动电压可以被感应且放大，此为本领域普通 技术人员所熟知的设计。这个既放大且感应的输出信号可以作为数据输出至该装置中其 他的逻辑电路。图2是另一种传统形式的SRAM单元12，其中使用了八晶体管(8T)并且读取端 口 14的配置有附加的功能。在图2中，SRAM单元12使用如图1所示的SRAM单元10 的六晶体管。而SRAM单元12另外具有一个由两个NMOS晶体管组成的读取端口 14， 这两个晶体管分别为读取端口下拉晶体管RPD与读取端口传递栅晶体管RPG。读取端口 14还具有一条只供读取使用的读取字元线RWL。先前在图1中的字元线WL在图2的 SRAM单元12中是仅供写入的写入字元线WWL。将读取端口分离出来的好处是减低了 读取干扰的机率，因为存储于位元单元的数据会被读取动作所影响。相对地，读取端口 下拉晶体管RPD会根据电性连接至其栅极的存储节点SN2来导通或截止。因为NMOS晶 体管具有增益，存储在节点SN2的数据信号会被读取端口下拉晶体管RPD的增益放大。 因此当读取字元线RWL被施加正电压时，读取端口传递栅晶体管RPG会导通并且将读取位元线RBL电性连接至读取下拉晶体管，因此读取端口会输出一个对应的数据位元在读 取位元线RBL上。在许多应用当中，具有许多位元单元的SRAM阵列被用来存储恢复用与稍后使 用的数据或程序。SRAM单元在本文档来自技高网...

【技术保护点】
一种具有嵌入式静态随机存取存储器的集成电路，包括：一半导体基板；一输入输出区域，包括多个第一晶体管，上述第一晶体管具有一第一栅极介电层厚度；一第一核心，包括：一第一逻辑区域，具有多个第二晶体管，其中上述第二晶体管具有一第二栅极介电层厚度以及以一第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域；一第一静态随机存取存储器区域，具有多个第三晶体管，其中上述第三晶体管具有上述第二栅极介电层厚度以及以一第二轻掺杂漏极光掩模所注入的轻掺杂漏极区域；以及一第二静态随机存取存储器区域，具有多个第四晶体管和至少一第五晶体管，其中上述第四晶体管具有上述第二栅极介电层厚度，上述第五晶体管具有以上述第一轻掺杂漏极光掩模所注入的轻掺杂漏极区域。

【技术特征摘要】
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【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]