驱动电路制造技术

本发明专利技术提供一种驱动电路，不需使用探针进行测定，而成批检查多个输出晶体管的耐压特性。本发明专利技术的驱动电路（１）是构成为于半导体芯片（２）上包含：输出晶体管（Ｔ１至Ｔｍ），由高耐压Ｐ沟道型ＭＯＳ晶体管所构成；开关控制电路（ＳＣＬ１至ＳＣＬｍ）；输出端子（Ｐ１至Ｐｍ）；二极管（ＤＯ１至ＤＯｍ）；以及控制端子（ＰＸ）。二极管（ＤＯ１至ＤＯｍ）是由源极及栅极为共同连接的高耐压Ｐ沟道型ＭＯＳ晶体管所构成。二极管（ＤＯ１至ＤＯｍ）的阳极是各别连接至对应的输出端子（Ｐ１至Ｐｍ）的漏极（ｄ１至ｄｍ）。二极管（ＤＯ１至ＤＯｍ）的阴极是经由线路（３）共同连接至控制端子（ＰＸ）。

【技术实现步骤摘要】

本专利技术涉及一种驱动电路，特别涉及一种具备有开漏极(opendrain)型输出晶体 管(transistor)的驱动电路。
技术介绍
从以往，为人所知有一种具备开漏极型输出晶体管的驱动电路。此种驱动电 路，是例如用以驱动萤光显示管等自发光元件而使用。图4是显示萤光显示管的驱动电路10的构成的图。如图示，该驱动电路10是 构成为于半导体芯片11上，包含由高耐压的P沟道(channel)型M0S晶体管所构成的输 出晶体管T1至Tm，以及由金属接垫(pad)所构成的输出端子PI至Pm。于输出晶体管T1至Tm的源极(source)是施加有正的电源电压VDD (+5V)，于 输出晶体管T1至Tm的栅极(gate)是分别施加开关(switching)控制信号C1至Cm。输 出晶体管T1至Tm的漏极是分别连接至输出端子P1至Pm。并且，输出端子P1至Pm是分别连接至设置于半导体芯片11的外部的萤光显示 管VFD1至VFDm的阳极(anode)。负的高电压VPP(例如，-80V)是施加于萤光显示 管VFD1至VFDm的称为灯丝(filament)的阴极(cathode)。在此，当输出晶体管Tx导通(on)时，对应的输出端子Px的电压是成为电源电 压VDD，于阳极-阴极间产生VDD+VPP的电压差(例如85V)，借此，从对应的萤光显 示管VFDx的阴极放出的热电子，通过插设于阳极-阴极间的萤光体而流至阳极。借此， 萤光显示管VFDx点亮。另一方面，当输出晶体管Tx关断(off)时，由于对应的萤光显示管VFDx的阳 极-阴极间的电位差消失，热电子不会于萤光体中流动，故萤光显示管VFDx熄灭。此 时，由于VDD+VPP的高电压是施加于输出晶体管Tx的源极-漏极间，故输出晶体管Tx 必须为具有能承受如此高电压的耐压的高耐压晶体管。此种电动电路是例如记载于下述的专利文献1，(专利文献1)日本特开 2001-209343 号公报。
技术实现思路
(专利技术所欲解决的问题)如上所述，输出晶体管T1至Tm必须具有高耐压特性，为了确保这种特性，而 在晶圆(wafer)的完成阶段进行耐压检查。此时，将输出晶体管T1至Tm设定为关断。 接着，使探针接触至输出端子P1至Pm，并施加负的高电压VPP(例如，-80V)，测定输 出晶体管T1至Tm的漏(leak)电流即可。之后，通过划线(scribe)工艺，将晶圆切断成许多的半导体芯片11，并仅拣选 通过前述耐压检查的半导体芯片11，进行半导体芯片11的装配工艺。然而，在输出端子P1至Pm非常多、如数百支到数千支的情形中，存在有量测仪器的探针的支数不足、测定时间拉长等问题。(解决问题的手段)本专利技术为鉴于前述的问题点所开发，本专利技术的驱动电路是具备有多个输出晶 体管，由施加正的电压于源极的P沟道型MOS晶体管所构成；开关控制电路，控制所述 输出晶体管的开关；多个输出端子，分别连接至所述多个输出晶体管的各漏极；多个整 流元件，阳极分别连接至所述多个输出晶体管的各漏极；以及控制端子，共同连接于所 述多个整流元件的阴极。(专利技术效果)依据本专利技术的驱动电路，通过使用共同连接于多个输出晶体管的漏极的控制端 子，可不进行使用探针的量测，而成批检查输出晶体管T1至Tm的耐压特性。此外，通过于所述控制端子施加既定电压，于驱动电路的启动时等，也可初期 设定输出晶体管T1至Tm的漏极的电压。此外，通过于所述控制端子施加既定电压以量测漏电流，也可进行驱动电路的 内部线路的短路检查。附图说明为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作 详细说明如下，其中图1是显示本专利技术第一实施例的驱动电路的构成的图。图2是显示本专利技术第二实施例的驱动电路的构成的图。图3是本专利技术第二实施例的驱动电路的部分剖面图。图4是显示现有技术的驱动电路的构成的图。具体实施例方式(第一实施例)依据图1说明本专利技术的第一实施例。如图示，驱动电路1是构成为于半导体芯片 2上包含由高耐压的P沟道型MOS晶体管所构成的输出晶体管T1至Tm;开关控制电 路SCL1至SCLm;由金属接垫所构成的输出端子PI至Pm; 二极管D01至DOm( “整 流元件”的一例)；以及控制端子PX。正的电源电压VDD(+5V)是施加于输出晶体管T1至Tm的源极si至sm。且构 成为于输出晶体管T1至Tm的栅极gl至gm分别施加有从被供给有电源电压VDD的开 关控制电路SCL1至SCLm而来的开关控制信号，以控制输出晶体管T1至Tm的导通关 断。即，开关控制电路SCLx的开关控制信号为H电平(level) ( = VDD)时，对应的输 出晶体管Tx关断，而开关控制电路SCLx的开关控制信号为L电平(=0V)时，对应的 输出晶体管Tx导通。此时，开关控制电路SCL1至SCLm是由保持数据的保持电路(例如，1位元的 静态型储存器(static memory))所构成，于此例中，是保持用来控制萤光显示管VFD至 VFDm点亮的显示数据。输出晶体管T1至Tm的漏极dl至dm是分别连接至输出端子 P1 至 Pm。并且，输出端子P1至Pm是分别连接至设于半导体芯片2的外部的萤光显示管 VFD1至VFDm的阳极。负的高电压VPP(例如，-80V)是施加于萤光显示管VFD1至 VFDm的阴极。二极管D01至DOm是由源极及漏极为共同连接的高耐压P沟道型MOS晶体管 所构成。此时，漏极成为阳极、而源极成为阴极。二极管D01至DOm的阳极是分别连 接于对应的输出端子P1至Pm。二极管D01至DOm的阴极是经由线路3共同连接至控 制端子PX。如此，通过设置二极管D01至DOm，可防止输出端子PI至Pm之间的短路。 将二极管D01至DOm以高耐压的P沟道型MOS晶体管形成的用意在于防止于输出端 子P1至Pm的漏极dl至dm及二极管D01至DOm的阳极施加负的高电压VPP时，即二 极管D01至DOm受到逆向偏压时，发生崩溃(breakdown)的状况。控制端子PX是构成为连接至电压施加电路4，而受来自电压施加电路4的电压 施加。电压施加电路4是设置于半导体芯片2的内部或外部。依据本实施例的驱动电路1，通过使用控制端子PX，可成批检查输出晶体管T1 至Tm的耐压特性。S卩，在供给有电源电压VDD的状态下，通过开关控制电路SCL1至 SCLm，将全部的输出晶体管T1至Tm设定为关断，并通过电压施加电路4施加负的高电 压VPP于控制端子PX。此时，连接于输出晶体管T1至Tm的二极管D01至DOm是受到顺向偏压，从 而负的高电压VPP施加至输出晶体管T1至Tm的漏极dl至dm。但这是忽略二极管D01 至DOm的顺向电压(=P沟道型MOS晶体管的阈值)的情形。于是，由于在输出晶体 管T1至Tm的源极si至sm是施加有电源电压VDD，故只要输出晶体管T1至Tm正常 则于源极_漏极间会产生VDD+VPP的电位差。接着，通过设置于半导体芯片2的外部的电流计量测从电源电压VDD施加端子 (未图示)通过输出晶体管T1至Tm而流至控制端子PX的漏电流。所量测得的漏电流若是大于判定基准值，则判定此驱动电路1为不良品。此 时，可能是输出晶体管T1至Tm的某一个因为施加高电压VPP造成的压力而被破坏或劣 化，或者，本文档来自技高网...

【技术保护点】
一种驱动电路，其特征在于，具备有：多个输出晶体管，由施加正的电压于源极的Ｐ沟道型ＭＯＳ晶体管所构成；开关控制电路，控制所述输出晶体管的开关；多个输出端子，分别连接至所述多个输出晶体管的各漏极；多个整流元件，阳极分别连接至所述多个输出晶体管的各漏极；以及控制端子，共同连接于所述多个整流元件的阴极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：大场义之，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]