多通道存储装置与访问多通道存储装置的方法制造方法及图纸

一种多通道存储装置与访问多通道存储装置的方法。其中，多通道存储装置包含：主机接口，用于从主机设备接收数据以及发送数据至该主机设备；多个存储通道，每一个耦接于存储设备以储存该数据；纠错模块，由该多个存储通道共享，包含ＥＣＣ执行器与数据缓冲器，并用于对将要储存至该存储设备的数据执行纠错码编码，以及对读取自该存储设备的数据执行纠错码译码；以及多重存储访问模块，耦接于该多个存储通道与该纠错模块之间，该多重存储访问模块用于为该纠错模块执行该多个存储通道的多重访问控制。藉此，纠错码执行器的数量少于存储通道的数量，纠错码执行器所需的成本以及芯片面积可大幅减少，从而有效率的保护数据。

【技术实现步骤摘要】

本专利技术有关于一种。
技术介绍
大容量存储器(Mass storage device)可包含多个存储设备，如NAND存储设 备、NOR存储设备、态变换设备(phase change device)、磁性媒体设备(magnetic media device)、光存储器等。其中的存储设备通常包含单通道(即每一存储设备一个通道)控制 器。这种单通道装置控制器通常包含在数据写入或读取自存储设备之前，对纠错码(Error Correcting Code, ECC)的编码与译码。在从存储设备读取出数据时，ECC编码过程通常产生所谓的检查字节，用于更正数 据储存入该设备所引入的数据错误。在每一通道中，若译码过程中未检测到错误，则表示该 通道提供适当的译码数据输出。反之，若译码过程中检测到错误，则表示该通道发生对错误 检测码(Error Detection Code, EDC)的译码错误输出。随着大容量存储器中的通道数量增长，人们对能够保护数据的有效率的ECC编码 与译码方案需求愈加迫切。
技术实现思路
有鉴于此，本专利技术提供一种。根据本专利技术的一个实施例，提供一种多通道存储装置，包含主机接口，用于从主 机设备接收数据以及发送数据至所述主机设备；多个存储通道，每一存储通道耦接于存储 设备以储存所述数据；纠错模块，由所述多个存储通道共享，所述纠错模块包含纠错码执行 器与数据缓冲器，并用于对将要储存至所述存储设备的数据执行纠错码编码，以及对读取 自所述存储设备的数据执行纠错码译码；以及多重存储访问模块，耦接于所述多个存储通 道与所述纠错模块之间，所述多重存储访问模块用于为所述纠错模块执行所述多个存储通 道的多重访问控制。根据本专利技术的一个实施例，提供一种访问多通道存储装置的方法，其中，所述多通 道存储装置包含多个存储设备，每一存储设备与存储通道相关联，所述访问多通道存储装 置的方法包含自主机设备接收将要储存于所述多个存储设备的源数据；通过纠错码执行 器对所述源数据进行编码，其中所述纠错码执行器由所述多个存储通道共享；对将要储存 于每一特定存储设备的编码数据进行置乱；将经过置乱的置乱数据写入所述多个存储设 备。藉此，纠错码执行器的数量少于存储通道的数量，纠错码执行器所需的成本以及 芯片面积可大幅减少，从而有效率的保护数据。附图说明图1显示的是依据本专利技术的一个实施例的多通道存储装置的示意图。图2显示的是依据本专利技术的另一个实施例的多通道存储装置的示意图。图3显示的是依据本专利技术的一个实施例的多重存储访问模块的区块示意图。图4显示的是依据本专利技术的一个实施例的写入操作的流程图。图5显示的是依据本专利技术的一个实施例的读取操作的流程图。图6显示的是依据本专利技术的另一实施例的多通道存储装置的示意图。图7显示的是依据本专利技术的另一个实施例的多通道存储装置的示意图。图8显示的是依据本专利技术另一实施例的多通道存储装置的示意图。图9显示的是依据本专利技术的一个实施例的ECC执行器/子ECC执行器的区块示意 图。具体实施例方式在说明书及前述的权利要求当中使用了某些词汇来指称特定的元件。所属领域中 普通技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及 前述的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来 作为区分的准则。在通篇说明书及前述的权利要求当中所提及的“包含”为一开放式的用 语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电气连 接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于 该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。为了让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举数较佳实 施例，并配合附图，作详细说明如下图1显示的是依据本专利技术的一个实施例的多通道存储装置的示意图。多通道存 储装置100可位于主机设备之中，并与主机设备进行通信。主机设备可为计算设备或媒体 设备，例如，笔记本型计算机、移动电话、游戏设备、多媒体播放机、全球定位系统(Global Positioning System,GPS)或其它类似设备。多通道存储装置100包含主机接口 101、纠错 模块102、扰乱器103、多重存储访问模块104，以及多个存储通道106-0至106-N与多个存 储设备105-0至105-N。存储通道106-0至106-N中的每一个耦接于一个存储设备(如存 储设备105-0至105-N中之一)以储存数据。主机接口 101设置为与主机设备进行通信。 例如主机接口 101可翻译(interpret)主机命令，并且视数据传输方向(如写入或读取方 向)自主机设备接收数据或传送数据至主机设备。纠错模块102由上述多个存储通道共 享，依据数据传输方向(如写入或读取方向)，纠错模块102设置为用于对将要储存入存储 设备的数据执行纠错码编码，或对从存储设备读取出的数据执行纠错码译码。扰乱器103可实施为扰乱模块(图中未示)，并依据数据传输方向(如写入 或读取方向)，设置为对将要储存入存储设备的数据执行通道内(intra-charmel)扰 乱(di sarrangement)，或以相反的方式对从存储设备读取出的扰乱数据执行重排 (rearrange) 0通道内扰乱是在通道内执行的扰乱操作，藉此对具有相同ECC执行器(ECC engine)编码字符的数据进行扰乱。扰乱器103将数据进行扰乱，以将数据0与1于相邻的 位置上随机分布。因此，存储设备105-0至105-N之中连续的0或1的相邻数据所导致的 干扰可得以减少。须注意，因为扰乱过程为线性操作，扰乱器(扰乱模块)可位于数据传输 途径上(例如写入或读取途径)的任意位置上。此外，依据本专利技术的另一个实施例，扰乱模块也可包含多个扰乱器以应付对多个存储通道的扰乱(将在以下段落中详细讨论)。当然， 在本专利技术的一些实施例中，多通道存储装置100也可不包含扰乱器103，而以降低一定的质 量为代价来换取减少组件达到的低成本。多重存储访问模块104耦接于存储通道与纠错模块102之间，多重存储访问模块 104为纠错模块102执行对多个存储通道的多重访问控制(multipleaccess control)。作 为举例，多重存储访问模块104对从不同存储设备105-0至105-N同时接收到的数据进行 多任务(multiplexes)处理，送至纠错模块102。存储设备105-0至105-N可提供对数据的 非挥发性(non-volatile)储存。例如，存储设备105-0至105-N可为NAND或NOR类型快 闪存储器(flash)、固态硬盘、静态随机存储器(SRAM)或动态随机存储器(DRAM)等等。依据本专利技术的一个实施例，纠错模块102可包含纠错码执行器122以及数据缓冲 器121，其中纠错码执行器122与数据缓冲器121串联耦接于主机接口 101与多重存储访 问模块104之间。ECC执行器122设置为执行纠错码的编码与译码，以保护数据。在本发 明的一些实施例中，ECC执行器122用于执行里德所罗门(Reed-Solomon)或BCH(B0se， Ray-Chaudhuri, Hocquenghem)编码本文档来自技高网...

【技术保护点】
一种多通道存储装置，包含：主机接口，用于从主机设备接收数据或者发送数据至所述主机设备；多个存储通道，每一存储通道耦接于存储设备以储存所述数据；纠错模块，由所述多个存储通道共享，所述纠错模块包含纠错码执行器与数据缓冲器，并用于对将要储存至所述存储设备的数据执行纠错码编码，以及对读取自所述存储设备的数据执行纠错码译码；以及多重存储访问模块，耦接于所述多个存储通道与所述纠错模块之间，所述多重存储访问模块用于为所述纠错模块执行所述多个存储通道的多重访问控制。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吴建中，游景皓，林利莲，吴昭逸，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[]