制作互补型金属氧化物半导体器件的方法技术

本发明专利技术提供了一种制作互补型金属氧化物半导体器件的方法，包括下列步骤：ａ：提供第一器件和与所述第一器件类型相反的第二器件；ｂ：在所述第一器件和所述第二器件的上方形成氧化物层；ｃ：对第一器件进行离子注入工艺形成源极和漏极；ｄ：对第二器件进行离子注入工艺形成源极和漏极；ｅ：进行氧化物层剥离工艺。该方法能够有效解决由于氧化物层剥离工艺引起的饱和电流漂移的问题。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及制作CMOS(互补型金属氧化物半导体)器 件。
技术介绍
集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路 元件，其中场效应管包括数字电路等复杂电路的重要元件。一般而言，目前已实施多种工艺 技术，其中，对于复杂的电路，例如微处理器、存储芯片及类似者，由于有鉴于操作速度及/ 或耗电量及/或成本效率的优异特性，CMOS技术为目前最有前景的方法之一。在使用CMOS 技术来制造复杂的集成电路期间，有数百万个晶体管(亦即，N沟道晶体管与P沟道晶体 管)形成于包含结晶半导体层的基板上。在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动 下，半导体器件的最小特征关键尺寸也从最初的1毫米发展到现在的90纳米或65纳米，并 且在未来的几年内会进入45纳米及其以下结点的时代。若不改变半导体器件的组成成分 和结构，仅单纯地按比例缩小半导体器件会因其饱和电流过大而变得不可行，所以半导体 器件在按比例缩小的同时会改变一些构件的成分或结构来减小饱和电流。例如，当半导体器件的最小特征关键尺寸进入65纳米的结点时，在进行CMOS晶体 管的制作步骤时，为提高CMOS晶体管的器件性能，会在沉积多晶硅或非晶硅薄膜后，还通 过离子注入工艺对该薄膜进行预掺杂，之后再刻蚀形成CMOS晶体管的栅极。被掺杂过的栅 极可有效提高CMOS晶体管的器件性能，但其却没有现有技术中未进行掺杂的栅极致密。现 有技术中的CMOS晶体管工艺在未进行掺杂的栅极制成后，还会在该栅极上沉积作为刻蚀 阻挡层的氧化物层以及间隙壁，并进行离子注入工艺。专利号为200810032753. 5的专利公开了一种制作CMOS晶体管的方法，具体工艺 如图IA至图IG所示。如图IA所示，提供一基底101，该基底101具有在其上形成并被浅沟槽102彼此 隔开的一对示例性的CMOS器件，即NMOS器件103和PMOS器件104。NMOS器件103的栅氧 化层105A以及PMOS器件104的栅氧化层105B形成于基底101上。在栅氧化层105A以及 105B的上面形成栅极材料层106A与106B。接着进行离子注入工艺，分别对NMOS器件103 和PMOS器件104进行轻掺杂工艺，形成NMOS器件103的轻掺杂漏区(LDD) 120A、120A，以 及PMOS器件104的LDD区120B、120B，。如图IB所示，在整个结构的上方沉积一层氧化物 层109，材料可以是但不限于氧化硅。该氧化物层109可以作为接下来刻蚀间隙壁层时的刻 蚀阻挡层，也可以保护栅极材料层106A与106B不受后续的离子注入工艺的影响，以避免在 栅极材料层106A与106B的表面上产生损伤。如图IC所示，沉积并刻蚀形成NMOS器件103 的间隙壁层108A、108A，以及PMOS器件104的间隙壁层108B、108B，，间隙壁层的材料可以 是但不限于氮化硅。如图ID所示，在PMOS器件104区域涂敷一层光刻胶层121，对NMOS器 件103区域进行η型离子注入工艺，以完成NMOS器件103的源/漏极107Α、107Α’的制作。如图IE所示，采用灰化的方法去除光刻胶层121。接着进行氧化物层的剥离步骤，即去除基 底101上未被间隙壁层覆盖的氧化物层109部分，可选地可去除全部未被间隙壁层覆盖的 氧化物层109部分，即包括栅极材料层106A与106B顶部的部分氧化物层109。剥离工艺 可采用湿刻蚀法，溶液可以是但不限于稀氢氟酸溶液，该稀氢氟酸溶液是由水与氢氟酸以 体积比100 1混合而成的溶液，氢氟酸的重量浓度为49重量％。接着，如图IF所示，在 NMOS器件103区域涂敷一层光刻胶层122，对PMOS器件104区域进行ρ型离子注入工艺， 以完成PMOS器件104的源/漏极107Β、107Β’的制作。如图IG所示，去除光刻胶122以及 栅极材料层106Α与106Β顶部的氧化物层109部分，形成第一间隙壁绝缘层109Α、109Α，以 及第二间隙壁绝缘层109Β、109Β，。但是，这种传统的制作CMOS器件的方法会引起一定的问题。图2示出了对多个 CMOS器件的在形成间隙壁之后和进行氧化物层剥离工艺之后对其栅极关键尺寸进行检测 的比较图。从图中可以看出，NMOS器件在刻蚀形成间隙壁层之后的间隙壁的关键尺寸大于 其进行氧化物层剥离工艺之后的关键尺寸，如样品片1所示，进行氧化物层剥离工艺之后 比在刻蚀形成间隙壁层之后，PMOS器件的关键尺寸减小了大约7 9nm。同样，NMOS器件 的间隙壁层的关键尺寸也减小了 12 18nm。这说明氧化物层剥离工艺对CMOS器件的间 隙壁的关键尺寸是有影响的。当然，由于离子注入剂量以及深度的控制是以间隙壁层为基 准的，在NMOS器件的η型离子注入完成后，其第一间隙壁层关键尺寸的减小对其离子注入 并无影响，但第一间隙壁层所覆盖的氧化物层的损失会导致NMOS器件出现短路现象。而对 于PMOS器件而言，其第二间隙壁层的关键尺寸的减小却大大影响了其注入的剂量与深度， 也就是说与预期所需要注入离子的参数不符。由于离子注入参数与饱和电流(Idsat)的大 小有关，所注入的离子参数不符，会导致饱和电流的参数与预期的不符，即发生了一定的漂 移，这会降低CMOS晶体管整体的性能。氧化物层剥离工艺还会导致不应被去除的氧化物层部分也被去除掉，即间隙壁层 覆盖的部分氧化物层109也有一定程度上的去除，并且间隙壁层108A、108A，、108B、108B， 也在此阶段遭受一定的损伤。如图3A至3D所示，图3A示出了 NMOS器件间隙壁层108A、 108A’形成后的SEM图，图;3B示出了 NMOS器件在进行氧化物层剥离工艺后的SEM图，从这 两个图中可以看出，氧化物层109的301以及302的区域也被刻蚀掉了，这在NMOS器件中表 现的非常明显。并且经过测量，发现间隙壁的关键尺寸也减小了。同样，图3C示出了 PMOS 器件间隙壁层形成后的SEM图，图3D示出了 PMOS器件在进行氧化物层剥离工艺后的SEM 图，从这两个图中可以看出，氧化物层303以及304的区域也被刻蚀掉了，经过测量，发现间 隙壁层的关键尺寸也减小了。氧化物层的过度剥离会引起CMOS器件的短路问题。因此，需要一种方法，能够有效解决由于氧化物层剥离工艺引起的饱和电流漂移 的问题，以便提高半导体器件的整体性能，提高良品率。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进 一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了有效解决由于氧化物层剥离工艺引起的饱和电流漂移的问题，本专利技术提出了一种，包括下列步骤a 提供第一器件和与所述第一器件类型相反的第二器件；b 在所述第一器件和所述第二器件的上方形成氧化物层；c 对第一器件进行离子注入工艺形成源极和漏极；d 对第二器件进行离子注入工艺形成源极和漏极；e 进行氧化物层剥离工艺。优选地，还包括下列步骤f:在b步骤与c步骤之间形成所述第一器件的间隙壁层和所述第二器件的间隙壁层。优选地，所述第一器本文档来自技高网...

【技术保护点】
１．一种制作互补型金属氧化物半导体器件的方法，包括下列步骤：ａ：提供第一器件和与所述第一器件类型相反的第二器件；ｂ：在所述第一器件和所述第二器件的上方形成氧化物层；ｃ：对第一器件进行离子注入工艺形成源极和漏极；ｄ：对第二器件进行离子注入工艺形成源极和漏极；ｅ：进行氧化物层剥离工艺。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵林林，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]