运动控制卡制造技术

本实用新型专利技术提供了一种运动控制卡，包括通讯接口、Ｕ盘接口、ＦＰＧＡ可重构主控制器、存储器、输入输出控制信号端口，ＤＡ主轴控制模块、液晶显示器、按键、接口板，还包括ＡＲＭ计算协处理器，所述ＡＲＭ计算协处理器和存储器均通过总线与ＦＰＧＡ可重构主控制器相连，所述ＡＲＭ计算协处理器协助ＦＰＧＡ对要进行的加工图形文件进行一些加工数据解析，并在ＡＲＭ内部进行一些速度前瞻规划。本实用新型专利技术运动控制卡既具有软件那样可编程、可重构的性能，又有硬件那样高性能、高可靠、高一致性的特点，并且易用、开放、灵活、成本较低。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

运动控制卡
本技术涉及一种运动控制卡。技术背景目前大部分控制系统都是基于DSP或DSP+FPGA(这里的FPGA仅仅用来处理 接口或加密的辅助功能，不做运动控制处理，真正的运动控制处理是以DSP为核心)的 运动控制系统方案(见图4)，但是首先，DSP依旧是软处理技术，无法达到专用集成电 路那样高性能、高可靠、高一致性，同时DSP本来是主控器件，利用它开发成一个运动 控制功能块，使得其作为一个从属应用器件，应用起来不方便，与外界的主控器件接口 如何实施比较繁琐；其次，把DSP既作为运动控制功能实现部分，又作为控制系统中的 主控器件，就会造成系统中，运动控制专用处理、一般的管理控制、人机界面设计混乱 在一起；再次，DSP作为一般的系统管理处理单元，其开放性、通用性较差；最后DSP 作为通用的信号处理芯片，利用它来处理专用的运动控制，除了内嵌DSP块外，没多元 的、定向的、并行硬件加速模块来专门去处理算法或系统其他功能逻辑，只能以高主频 高规格DSP产品去实现，这样造成事倍功半的结果，成本较高。
技术实现思路
本技术的目的在于提供一种既具有硬件那样高性能、高可靠、高一致性又 具有软件那样可编程、可重构、可移植性强的优点并且易用、开放、灵活、成本较低的 运动控制卡。本技术提供的这种运动控制卡，包括通讯接口、U盘接口、FPGA可重构主 控制器、存储器、输入输出控制信号端口，DA主轴控制模块、液晶显示器、按键、接口 板，还包括ARM计算协处理器，所述ARM计算协处理器和存储器均通过总线与FPGA 可重构主控制器相连，所述ARM计算协处理器协助FPGA对要进行的加工图形文件进行 一些加工数据解析，并在ARM内部进行一些速度前瞻规划。所述存储器采用板载大容量SD存储器，用来存储加工图形文件和数据。所述运 动控制卡与上位机以太网为媒介进行通信。本技术运动控制卡，将运动控制方案中的处理部分交给了 FPGA，结合通 用的RISC CPU即ARM为系统管理所应用，由于FPGA的先天特点，柔性很大，有利于 快速应对市场需求的变化带来的对控制的性能、资源分配的变化，通过对FPGA内部逻 辑的改变可以改变主控CPU、逻辑的构成，甚至构建完全不同的新的控制结构，而32bit ARM作为目前非常流行的RISC CPU，数据处理能力强，通用性强，性价比高，工作稳 定，由此可见本技术运动控制卡，既具有软件那样可编程、可重构的性能，又有硬 件那样高性能、高可靠、高一致性的特点，并且易用、开放、灵活成本较低。附图说明图1是本技术模块图；图2是本技术用于低成本开环步进电机方案模块图；图3是本技术用于高性能闭环伺服电机方案模块图；图4是现有技术模块图。具体实施方式从图1可知，本技术提供的这种运动控制卡，包括通讯接口，U盘接口， FPGA可重构主控制器，输入输出控制信号端口，DA主轴控制模块，液晶显示器，按 键，板载大容量SD存储器，ARM计算协处理器，都通过总线与FPGA可重构主控制器 连接，接口板与输入输出控制信号端口及DA主轴控制器相连。其中FPGA可重构主控制器可应对不同控制性能、资源分配要求而进行内部逻 辑的改变以构建完全不同的新的控制结构，根据具体的情况，ARM计算协处理器是可选 的，在控制要求不高，处理数据不太复杂的情况下(如低成本开环步进电机方案)，所有 的运动控制均有FPGA可重构主控制器来完成，不需要ARM计算协处理器，而在控制要 求较高，处理数据比较复杂的情况下(如高性能闭环伺服电机方案)，为减轻FPGA可重 构主控制器的负担，由ARM计算协处理器来协助处理数据。下面就这两种情况各举例说明一下参见图2，这是本技术用于低成本开环步进电机的实例由于开环计算简单，所以计算协处理器AMR可以不需要焊上，从而降低了硬件 成本，配步进电机专用的低成本接口板(只需要少量光藕做输入输出)即可，FPGA可重 构主控制器内构架定义为采用ALTERA公司的NIOS II方案，使用ALTERA公司提供的 SOPC Builder工具在FPGA内嵌入一个32位CPU，该CPU性能相当于ARM7，50M的主 频完全能够满足开环控制的计算要求，CPU内部外设根据需要定制，那么此时硬件系统 被重构为图2所示的结构，该方案只有一个CPU，文件解析、人机交互，轨迹规划，加 减速控制均由它完成，其中多轴脉冲发生器以一个NIOS II自定义外设的形式挂接在CPU 核心的Avalon总线。参见图3，是本技术用于高性能闭环伺服电机的实施方式由于闭环计算的需要，ARM计算协处理器焊上，配伺服电机接口板，接口板上 包含多轴编码器输入、多轴DA控制信号输出，伺服使能、伺服报警、伺服到位等等伺服 专用信号，以及设备各轴正负限位、主轴开关、主轴转速控制电路，FPGA内构架和步 进方案一样采用ALTERA公司的NIOS II，不一样的是，这个主CPU主要负责任务调度 等事务，复杂的轨迹规划、前瞻速度控制、样条拟合等计算都交由ARM完成，ARM与 CPU通过一组总线交换数据和状态信息，然后由于是闭环控制，同时又引入了 PID伺服 计算，此时需要解决一个矛盾，那就是主CPU由于考虑良好的用户响应和相对复杂的加 工工艺，使用嵌入式操作系统后，对伺服算法的精确实时响应能力变差，此时我们利用 本系统可重构的特点，另外在FPGA片内再定制了一个小规模的CPU，专门用来负责伺 服控制，实践证明此方案大大缓解了主CPU的负担，那么此时硬件系统被重构为如图3 的结构，该方案有一个主CPU，负责文件解析、人机交互，软PLC，而轨迹规划，加减速控制，样条拟合由它把计算任务分派到ARM完成。其中U盘接口 SL81IHS是Cypress公司推出的一款嵌入式USB Host/Slave芯片，该芯片支持USB1.1的全速和低速设备，提供USB主机的硬件接口及总线管理的物 理机制，带有在片的SIE和USB发送器以及在片的根集线器Hub，因此，满足了嵌入式 USB主机系统所需要的功能，即由主机接口芯片来完成总线底层物理数据包的发送、接 收，并能检测总线状态，发出中断请求，U盘接口 SL811HS通过FPGA引脚定义到内部 主CPU的总线上，在主CPU的协调下进行U盘的读写。其中液晶显示器采用市面上常见的LCM模块，像素U8X64，通过和总线以及 几个IO和FPGA相连，再通过引脚定义与主CPU交换数据。其中按键使用4X4的矩阵扫描按键，通过和总线以及几个IO和FPGA相连，再 通过弓I脚定义与主CPU交换数据。其中通讯接口中串口通讯的硬件使用常见的R^232标准，接口芯片使用 SP3232,该芯片将3.3V电平转换到RS232标准，同时该芯片提供了完善的保护，在恶 劣环境下工作可靠，通讯接口中CAN总线的特点决定了它非常适合用在恶劣环境下用 作模块间的互联，首先CAN总线采用了循环冗余码校验(Cyclicredundancy check)框架 检测(Frame check)、确认信号出错检测(ACKerrors)总线监控(Busmonitoring)位填 充(Bk stuffing)等5种错误监测和纠错措施从而达到了很高的可靠性平均误码率小于 本文档来自技高网...

【技术保护点】
一种运动控制卡，包括通讯接口、Ｕ盘接口、ＦＰＧＡ可重构主控制器、存储器、输入输出控制信号端口，ＤＡ主轴控制模块、液晶显示器、按键、接口板，其特征在于还包括ＡＲＭ计算协处理器，所述ＡＲＭ计算协处理器和存储器均通过总线与ＦＰＧＡ可重构主控制器相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：周孟婵，
申请(专利权)人：周孟婵，
类型：实用新型
国别省市：43[中国|湖南]