一种电源过压保护结构及其制备方法技术

本发明专利技术公开了一种电源过压保护结构，该结构包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏；同时本发明专利技术还公开了一种电源过压保护结构的制备方法，该方法通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。

【技术实现步骤摘要】

本专利技术涉及集成电路
，尤其涉及。
技术介绍
对于半导体集成电路来说，稳定的输入电源是保证其安全可靠工作的基本条件， 但在实际情况下，电源波动是一种正常的现象，当电源波动使得加在半导体集成电路上的瞬时电压过高(又称电压过压)时，会导致半导体集成电路出现异常，甚至被损坏。因此， 通常来说，半导体集成电路都需采取一定措施以防止电压过压而造成电路损坏。对于特征尺寸在0.5um及以上的低端工艺制程来说，CMOS集成电路靠其本身很高的芯片耐压来克服电源过压，具体来说，靠CMOS集成电路的缓冲器件(Buffer)来克服电源过压，这是因为对于低端工艺制程来说，由于芯片的尺寸较大，因此缓冲器件的崩溃电压较高，其抗电压能力较强。当然，另一种办法是采用齐纳二极管或肖特基二极管等外部箝位组件，将电压尖峰限制在足够短的持续时间内，防止对器件造成任何损害。但是上述通过加外部箝位组件的方法存在如下缺点(1)需要外加齐纳二极管或肖特基二极管等外部箝位组件，成本较高；(2)集成电路的PCB也需要留出足够的空间给齐纳二极管或肖特基二极管等外部箝位部件，进一步增加了成本。并且随着集成电路器件特征尺寸的减小，芯片本身的耐电压能力也随之减小，尤其当半导体集成电路的器件特征尺寸发展到0. 18um及以下，芯片本身的耐电压能力已经非常小，从而导致芯片很难靠自身的耐压来抵抗电源过压。因此，有必要提供一种更有效的电源过压保护结构。
技术实现思路
本专利技术的目的在于提供，以有效地保护集成电路芯片不因电源过压而损坏。为解决上述问题，本专利技术提出一种电源过压保护结构，包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元包括半导体衬底；P型阱区，形成于所述半导体衬底内；N型重掺杂区，形成于所述P型阱区内；以及PESD注入区，形成于所述P型阱区与所述N型重掺杂区的交界处。可选的，所述P型阱区通过硼离子或氟化硼离子注入形成。可选的，所述硼离子或氟化硼离子的注入条件为注入能量20 500KeV ；注入剂量:2X IO12 4X IO1Vcm20可选的，所述N型重掺杂区通过磷离子或砷离子注入形成。可选的，所述磷离子或砷离子的注入条件为注入能量30 70KeV ；注入剂量:3X IO13 3 X IO1Vcm20 可选的，所述PESD注入区通过硼离子注入形成。可选的，所述硼离子的注入条件为注入能量60 IOOKeV ；注入剂量= IXlO13 ~ 5 X IO1Vcm20可选的，所述P型阱区接地，所述N型重掺杂区接电源电压。可选的，所述每个电源过压保护单元的面积为60umX45um。可选的，电源过压保护单元的个数为2 8个。为解决上述问题，本专利技术还提出一种上述的电源过压保护结构的制备方法，该方法包括如下步骤制备多个电源过压保护单元；将所多个述电源过压保护单元并联；其中，制备每个电源过压保护单元又包括以下步骤提供半导体衬底；在所述半导体衬底上形成P型阱区；在所述P型阱区内形成N型重掺杂区；在所述P型阱区与所述N型重掺杂区的交界处形成PESD区。与现有技术相比，本专利技术所提供的电源过压保护结构包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元通过在P型阱区与N型重掺杂区的交界处形成一 PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。与现有技术相比，本专利技术所提供的电源过压保护结构的制备方法通过在P型阱区与N型重掺杂区的交界处形成一 PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。附图说明图1为本专利技术实施例提供的电源过压保护单元的器件剖面图；图2为本专利技术实施例提供的电源过压保护单元的制备方法流程图。具体实施例方式以下结合附图和具体实施例对本专利技术提出的电源过压保护结构及其制备方法作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本专利技术实施例的目的。本专利技术的核心思想在于，提供一种电源过压保护结构，所述电源过压保护结构包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元通过在P型阱区与N型重掺杂区的交界处形成一 PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏；同时还提供一种电源过压保护结构的制备方法，该方法通过在P型阱区与N型重掺杂区的交界处形成一 PESD注入区，从而使得所述P 型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。请参考图1，图1为本专利技术实施例提供的电源过压保护单元的器件剖面图，如图1 所示，本专利技术实施例提供的电源过压保护结构包括至少两个并联的电源过压保护单元，其中，所述每个电源过压保护单元包括半导体衬底100;P型阱区101，形成于所述半导体衬底100内；N型重掺杂区102，形成于所述P型阱区101内；以及PESD注入区103，形成于所述P型阱区101与所述N型重掺杂区102的交界处。所谓PESD注入区是指P型的静电放电(Electrostatic Discharge，简称ESD)注入区。进一步地，所述P型阱区101通过硼离子或氟化硼离子注入形成，其中，所述硼离子或氟化硼离子的注入条件为注入能量20 500KeV ；注入剂量2X1012 4X1014/cm2 ；在本专利技术的具体实施例中，所述注入条件具体地可为当注入离子为硼离子时，注入能量为lOOKeV，165KeV, 450KeV,注入剂量对应地分别为 3 X 1O1Vcm2,4X 1O1Vcm2, 3 X 1O1Vcm2 ；当注入离子为氟化硼离子时，注入能量为50KeV，注入剂量为5. 8X1012/cm2。进一步地，所述N型重掺杂区102通过磷离子或砷离子注入形成，其中，所述磷离子或砷离子的注入条件为注入能量30 70KeV ；注入剂量3X 1O13 3X 1015/cm2 ；在本专利技术的具体实施例中，所述注入条件具体地可为当注入离子为磷离子时，注入能量为40KeV，注入剂量为3X1013/cm2 ；当注入离子为砷离子时，注入能量为60KeV，注入剂量为3X1015/cm2。进一步地，所述PESD注入区103通过硼离子注入形成，其中，所述硼离子的注入条件为注入能量60 IOOKeV ；注入剂量1 X 1O13 5 X 1O1Vcm2 ；在本专利技术的具体实施例中，所述注入条件具体地可为注入能量为80KeV，注入剂量为4. 85X1013/Cm2。进一步地，所述P型阱区101接地GND，所述N型重掺杂区102接电源电压VDD ；从而使得所述P型阱区101与所述N型重掺杂区102所形成的二极管反偏，当电源电压VDD 过压时，所述二极管击穿，从而保护集成电路芯片不被损坏。进一步地，所述本文档来自技高网...

【技术保护点】
１．一种电源过压保护结构，其特征在于，包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元包括：半导体衬底；Ｐ型阱区，形成于所述半导体衬底内；Ｎ型重掺杂区，形成于所述Ｐ型阱区内；以及ＰＥＳＤ注入区，形成于所述Ｐ型阱区与所述Ｎ型重掺杂区的交界处。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴炜，
申请(专利权)人：中颖电子股份有限公司，
类型：发明
国别省市：31