一种基于Cordic算法的数字锁相环制造技术

本发明专利技术公开了一种基于Cordic算法的数字锁相环。该数字锁相环包括：一用于实现输出正弦信号的锁相环算法的控制器；所述控制器中设有：一测频模块，用于对参考时钟输入信号进行分段测频；一鉴频鉴相器，用于将参考时钟输入信号与反馈信号作比较；一数字滤波器，用于将鉴频鉴相器的输出信号平均化；及一振荡器，用于接收测频模块输出的测频结果，产生与参考时钟输入信号同频的输出信号；并且接收并调节数字滤波器的输出信号的相位与参考时钟输入信号同步；及一位于反馈回路的正弦波整形模块，用于将正弦信号转换为方波信号。与现有技术相比，本发明专利技术输出与参考时钟信号同步的数字正弦信号，便于在数字信号处理中使用。

【技术实现步骤摘要】

本专利技术涉及一种数字锁相环，尤其是涉及一种输出正弦信号的数字锁相环。
技术介绍
锁相环(Phase-locked Loop，PLL)是一种利用反馈控制原理实现的频率和相位同步的技术，其作用是将电路的输出时钟与其外部的参考时钟保持同步。当参考时钟频率或者相位发生变化时，锁相环可以检测到这种变化，并通过压控振荡器调节输出频率，直到两者重新同步。锁相环技术在通信、导航、广播与电视通信、仪器仪表测量、数字信号处理及国防技术等领域中都得到广泛应用。锁相环可以分为模拟锁相环和数字锁相环，相对而言数字锁相环的优点多，性能稳定、误差小。如图1所示，现有技术的锁相环电路，包括由鉴相器、环路滤波器、压控振荡器(VCO)和分频器组成的一个反馈回路。鉴相器用于检测出参考时钟输入和反馈信号的相位差。环路滤波器一般为低通滤波器，其作用是将鉴相器输出的含有纹波的信号平均化。压控振荡器是一种频率可变的振荡器，根据输入的直流信号控制振荡频率，其给出的信号一部分作为输出，另一部分通过分频器分频后，再输出到鉴相器与参考时钟输入进行相位比较。为保持频率不变，要求相位差不发生改变，若相位差有变化，则PLL IC的电压输出端的电压发生变化，再控制压控振荡器，直到相位差恢复，可以实现输出信号的N倍频，达到锁频的目的。现有技术的锁相环的输出信号都是与参考时钟信号同步的方波信号，而在数字信号处理中时常要用到与参考时钟信号同步的数字正弦信号，如通信系统中的调制解调，锁相放大器中的相敏相关检测等。一般在锁相环的后面增加数字电路，再将与参考时钟信号同步的方波信号转换成正弦信号。但这种方法存在两个缺陷：一是转换后的正弦信号不能进入反馈回路，信号存在不稳定性；二是由于数字信号不是连续信号，因此所产生的数字正弦信号与方波信号之间存在的相位误差较大。
技术实现思路
本专利技术的目的在于克服现有技术中的缺点与不足，提供了一种输出数字正弦信号的数字锁相环，该锁相环的主要模块通过可编程逻辑器件(FPGA)来实现，采用基于坐标旋转数字计算方法(Coordinate Rotation Digital Computer，Cordic算法)的数控振荡器，实现输出与参考时钟信号同步的数字正弦信号，从而方便其与后续数字信号处理过程中的电路进行连接和使用。本专利技术的具体实现方案如下：一种基于Cordic算法的数字锁相环，其包括：一用于实现输出正弦信号的锁相环算法的控制器；所述控制器中设有：一测频模块，用于对参考时钟输入信号进行分段测频；一鉴频鉴相器，用于将参考时钟输入信号与反馈信号作比较；-->一数字滤波器，用于将鉴频鉴相器的输出信号平均化；及一振荡器，用于接收测频模块输出的测频结果，产生与参考时钟输入信号同频的输出信号；并且接收并调节数字滤波器的输出信号的相位与参考时钟输入信号同步；及一位于反馈回路的正弦波整形模块，用于将正弦信号转换为方波信号。进一步，所述控制器为可编程逻辑器件。进一步，所述正弦信号为数字正弦信号。作为优选，所述数字锁相环还包括：一数模转换器，用于接收所述控制器提供的数字正弦信号，并将其转换成模拟信号。作为优选，所述数字锁相环还包括：一模拟低通滤波器模块，用于滤出所述数字正弦信号中高频成分。进一步，所述数字正弦信号与参考时钟输入信号频率同步。进一步，所述数字正弦信号与参考时钟输入信号相位同步。进一步，所述振荡器中设有一分倍频器。作为优选，所述分倍频器为一角度寄存器。本专利技术所述的一种基于Cordic算法的数字锁相环，采用FPGA来实现测频、鉴频/鉴相、滤波及数控振荡器，并输出同步正弦信号；在FPGA外部的模拟电路中，对正弦信号进行数模转换、滤波和整形，转换成FPGA可以识别的TTL电平信号，输回鉴频鉴相器实现信号的反馈。相对于现有技术，本专利技术的数字锁相环结构输出的是与参考时钟输入信号同步的数字正弦信号，这与现有技术中锁相环普遍输出的同步方波信号完全不同。正弦信号经过后续外部模拟电路的处理，作为反馈信号又重新输送回鉴频鉴相器，从而实现锁相环的反馈回路。相对于现有技术，本专利技术的数字锁相环是基于FPGA和Cordic算法的，其输出的数字正弦信号的相位精度可以根据需要调整。当参考时钟频率或者相位发生变化时，该锁相环可检测到此变化，并通过Cordic振荡器调节输出频率，直到参考时钟信号与输出正弦信号同步。本专利技术的数字锁相环的FPGA还设有独立的测频模块，锁定时间更短，因此，更加方便在数字信号处理中或需要与参考时钟信号同步的数字正弦信号的其他场合。为了能更清晰的理解本专利技术，以下将结合附图说明阐述本专利技术的具体实施方式。附图说明图1是现有技术的锁相环的原理图。图2是本专利技术所述数字锁相环的原理框图。图3是本专利技术所述数字锁相环中鉴频鉴相器的电路结构图。图4是本专利技术所述数字锁相环中数字滤波器结构的电路结构图。图5是本专利技术所述数字锁相环中七阶低通滤波器的电路结构图。具体实施方式下面结合附图及具体实施例来更详细地描述本专利技术。请参阅图2所示，为本专利技术提供的一种数字锁相环的原理方框图。该数字锁相环-->的主要模块通过可编程逻辑器件(FPGA)1来实现，在FPGA1内设置测频模块11、鉴频鉴相器12、数字滤波器13、Cordic振荡器14，该数控振荡器14内部设置M倍分频器15。测频模块11的主要作用是对参考时钟输入信号进行测频。在本实施例中，测频模块11采用分频段测频法，对不同频段的信号进行不同的分频测量，再将测量数据输入到Cordic振荡器14，减少锁相环的锁频时间。该测频模块的测频精度到0.001Hz。在本实施例中，采用FPGA1产生的40M时钟信号作为已知频率信号，假设参考时钟输入信号的频率是fx，已知时钟信号频率为f0，在参考时钟输入信号的一个周期内测得已知时钟的个数为N，那么，可得出参考时钟输入信号频率与已知时钟信号频率的关系满足以下公式：fx=f0N---(1)]]>但在实际的测量中，由于在参考时钟输入的一个周期内不一定是整数个已知时钟，且参考时钟输入和已知时钟信号之间的相位差不确定，从而使测得N值的误差为1。为了提高测量精度，对频率较高的参考时钟信号进行降频处理，增大参考时钟输入信号与已知频率信号之间频率的差距，使N的数值尽量大，从而减小测得N的误差值对测量精度的影响。测量参考时钟输入信号所需的测量时间等于降频后参考时钟输入信号的周期。当参考时钟输入信号的频率降得越低，所需的测量时间越长。因此，为了平衡测量时间和测量精度，本专利技术利用FPGA中的测频模块1对不同频段的信号采用不同的分频，然后进行测量，从而既保证了测量精度，又不会占用太多的测量时间。请参阅图3所示，为鉴频鉴相器的构成图。该鉴频鉴相器12由两个触发器和一个与非门组成，fin是参考时钟信号输入，fout是反馈信号输入，两个触发器的输出经过与非门后输入到触发器的复位端。其原理是：将参考时钟信号fin与反馈信号fout进行相位比较，当反馈信号相位落后参考时钟输入信号时，输出up信号；反之则输出down信号。该鉴频鉴相器12的线性鉴相范围是[-2π，2π]。当该鉴频鉴相器12锁定时，其输出取决于相位差，起到鉴相器作用；未锁定时，其输出取决于信号间的频率差，起鉴频器作用。请参阅图4所示，为数字滤波器的结构图。数字滤波器13采本文档来自技高网...

【技术保护点】
一种基于Ｃｏｒｄｉｃ算法的数字锁相环，其特征在于其包括：一用于实现输出正弦信号的锁相环算法的控制器；所述控制器中设有：一测频模块，用于对参考时钟输入信号进行分段测频；一鉴频鉴相器，用于将参考时钟输入信号与反馈信号作比较；一数字滤波器，用于将鉴频鉴相器的输出信号平均化；及一振荡器，用于接收测频模块输出的测频结果，产生与参考时钟输入信号同频的输出信号；并且接收并调节数字滤波器的输出信号的相位与参考时钟输入信号同步；以及一位于反馈回路的正弦波整形模块，用于将正弦信号转换为方波信号。

【技术特征摘要】
1.一种基于Cordic算法的数字锁相环，其特征在于其包括：一用于实现输出正弦信号的锁相环算法的控制器；所述控制器中设有：一测频模块，用于对参考时钟输入信号进行分段测频；一鉴频鉴相器，用于将参考时钟输入信号与反馈信号作比较；一数字滤波器，用于将鉴频鉴相器的输出信号平均化；及一振荡器，用于接收测频模块输出的测频结果，产生与参考时钟输入信号同频的输出信号；并且接收并调节数字滤波器的输出信号的相位与参考时钟输入信号同步；以及一位于反馈回路的正弦波整形模块，用于将正弦信号转换为方波信号。2.根据权利要求1所述的基于Cordic算法的数字锁相环，其特征在于：所述控制器为可编程逻辑器件。3.根据权利要求1所述的基于Cordic算法的数字锁相环，其特征在于：所述正弦信号为数字正弦信号。4.根据权利要求3所述的基于C...

【专利技术属性】
技术研发人员：王自鑫，何振辉，蔡志岗，胡庆荣，徐辉，
申请(专利权)人：中山大学，
类型：发明
国别省市：81