PN结及其制造方法技术

一种PN结及其制造方法，所述PN结包括：第一掺杂的第一半导体层；位于第一半导体层上的介质层，所述介质层中设置有开口，所述开口露出所述第一半导体层，所述介质层的横截面为开口端厚度较小的楔形；填充于所述开口、且覆盖于所述介质层上的第二掺杂的第二半导体层。相应地，本发明专利技术还提供一种PN结的制造方法。本发明专利技术可以避免因PN结较浅而引起的漏电流较大的问题。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种PN结及其制造方法。
技术介绍
BiCMOS集成电路是由双极型门电路和CMOS门电路构成的集成电路，其特点是将双极工艺和CMOS工艺兼容，在同一芯片上以一定的电路形式将双极型电路和CMOS电路集成在一起，兼有高密度、低功耗和高速大驱动能力等特点。在BiCMOS的制做过程中，通常会形成PN结结构，在公告号为CN101252151C的中国专利申请中就公开了一种PN结结构。参考图1示出了现有技术PN结一实施例的示意图。所述PN结包括基极101、位于基极101上设置有发射极窗口的介质层、填充于发射极窗口的发射极104。所述基极101 为N型掺杂的半导体层，所述发射极104为P型掺杂的半导体层，在基极101和发射极104 之间形成有PN结105，其中，所述介质层包括依次位于基极101上的氧化硅102、氮化硅层 103，也就是说，所述发射极窗口由氧化硅102和氮化硅层103围成。现有技术中，图1所示PN结的制造方法包括以下步骤提供衬底；在衬底上依次形成基极、氧化硅、氮化硅层；蚀刻所述氮化硅层、氧化硅形成露出所述基极的发射极窗口 ； 通过所述发射极窗口对基极进行N型掺杂；向发射极窗口填充发射极材料，形成发射极；对所述发射极进行P型掺杂。通过所述发射极窗口对基极进行掺杂时，在发射极窗口所露出的基极上形成较深的掺杂区，而由于所述氧化硅和氮化硅层具有一定的厚度，在氧化硅和氮化硅层下方形成的掺杂区较浅，从而导致插塞形的PN结的形成(如图1中虚线所示)。由于插塞形的PN结中位于氧化硅和氮化硅层下方的掺杂区较浅，在向PN结加载偏置电压时，在耗尽层靠近发射极，容易产生漏电流。
技术实现思路
本专利技术解决的问题是提供一种PN结及其制造方法，避免漏电流的产生。为解决上述问题，本专利技术提供一种PN结，包括第一掺杂的第一半导体层；位于第一半导体层上的介质层，所述介质层中设置有开口，所述开口露出所述第一半导体层，所述介质层的横截面为开口端厚度较小的楔形；填充于所述开口、且覆盖于所述介质层上的第二掺杂的第二半导体层。所述介质层为氧化硅。所述第一掺杂为N型掺杂，所述第二掺杂为P型掺杂。所述第一半导体层为基极，所述第二半导体层为发射极。所述基极的材料采用掺入锗的硅，所述发射极的材料为硅。所述氧化硅在开口端厚度在200 600A的范围内。相应地，本专利技术还提供一种PN结的制造方法，包括提供衬底，在所述衬底上形成第一半导体层，所述第一半导体层为第一掺杂的半导体层；在所述第一半导体层上形成介质层，图形化所述介质层，在所述介质层中形成开口，在形成开口的过程中减薄所述介质层，形成开口端厚度较小的楔形介质层；向所述开口中填充半导体材料，形成覆盖于介质层上的第二半导体层；对所述第二半导体层进行第二掺杂。所述介质层为氧化硅，所述图形化所述介质层的步骤包括通过湿刻法图形化所述氧化硅，所述湿刻法中使用的溶液为氢氟酸。在所述第一半导体层上形成介质层的步骤中，所述介质层的厚度在800 1000A 的范围内。所述图形化所述介质层，在所述介质层中形成开口的步骤之后，所述开口端的介质层的厚度在200 600A的范围内。所述对所述第二半导体层进行第二掺杂的步骤包括，通过离子注入方式对第二半导体层进行第二掺杂。与现有技术相比，本专利技术具有以下优点1.所述PN结可以避免形成插塞形的掺杂区，在保持其他电性参数不变的同时，可以避免因PN结较浅而引起的漏电流较大的问题；2.本专利技术提供的PN结制造方法中，无需在氧化硅上沉积氮化硅，简化了工艺制程。附图说明图1是现有技术PN结一实施例的示意图；图2是本专利技术PN结一实施例的示意图；图3是本专利技术PN结制造方法一实施方式的流程示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。针对
技术介绍
所述的问题，本专利技术提供一种PN结，参考图2，示出了本专利技术PN结一实施例的示意图。本实施例以PNP型的硅锗PN结双极晶体管为例，如图2所示，包括衬底；依次位于衬底上的集极206、基极201、介质层202、发射极204，其中，集极206为P型掺杂的半导体层，具体地，所述集极206可以是硼掺杂的硅；基极201为N型掺杂的半导体层，具体地，所述基极201的材料为掺入锗的硅，所述N型掺杂可以是砷掺杂或磷掺杂；所述介质层202为单层介质层，所述介质层202中设置有用作发射极窗口的开口， 所述介质层的横截面呈楔形，其中，靠近发射极窗口的介质层厚度较薄，具体地，所述介质层202的材料为氧化硅，所述氧化硅在开口端的厚度在200 600A的范围内；所述发射极204为填充于开口、且覆盖于所述介质层202上的半导体层，所述发射极204为P型掺杂；所述基极201和发射极204之间形成有PN结205，所述PN结205形成于发射极窗口露出的基极201表面，还形成于靠近发射极窗口处的介质层202下方的基极201表面，形成于不同区域的PN结205具有相同的厚度，并且所述PN结205的结深较深，不会出现掺杂区域较浅而引起的漏电流较大的问题。相应地，本专利技术还提供一种PN结的制造方法，参考图3示出了本专利技术PN结制造方法一实施方式的流程示意图，所述制造方法包括以下步骤Si，提供衬底；S2，在所述衬底上形成第一半导体层，所述第一半导体层为第一掺杂的半导体层；S3，在所述第一半导体层上形成介质层，图形化所述介质层，在所述介质层中形成开口，在形成开口的过程中，减薄所述介质层，形成开口端厚度较小的楔形介质层；S4,向所述开口中填充半导体材料，形成覆盖于介质层上的第二半导体层；S5，对所述第二半导体层进行第二掺杂。下面结合具体实施例对上述各步骤进行详细描述，本实施例以PNP型的硅锗PN结双极晶体管为例。对于步骤Si，具体地所述衬底为硅或者绝缘体上硅(Silicon-On-Insulator， SOI)。对于步骤S2，通过外延工艺在所述衬底上沉积硅和锗，形成掺入锗的硅，作为基极，具体地，所述外延工艺为分子数外延(Molecular Beam Epitaxy, MBE)或金属有机化合物化学气相淀积(Metal-organic Chemical VaporD印osition，M0CVD)，在衬底上沉积Si和 Ge时，可以通过调节Si和Ge的分子束的大小来调节沉积的Si中掺入的Ge的比例。所述基极为N型掺杂的半导体层，具体地，可以通过磷离子进行N型掺杂，以形成 N型掺杂的半导体层。对于步骤S3，在本实施例中，所述介质层为氧化硅，可以通过化学气相淀积 (Chemical Vapor Deposition, CVD的方法在基极上沉积一定厚度的氧化硅层；如果楔形氧化硅在开口端的厚度太薄，则在后续蚀刻过程形成开口的过程中不易控制，如果太厚可造成制造成本的增加，因此，较佳地，本实施例中，所述氧化硅的厚度在 800 1000A的范围内；在氧化硅上覆盖光刻胶图形，蚀刻光刻胶露出的氧化硅，以图形化所述氧化硅。具体地，可以通过湿刻法图形化所述氧化硅，在氧化硅上形成开口，直至所述开本文档来自技高网...

【技术保护点】
１．一种ＰＮ结，其特征在于，包括：第一掺杂的第一半导体层；位于第一半导体层上的介质层，所述介质层中设置有开口，所述开口露出所述第一半导体层，所述介质层的横截面为开口端厚度较小的楔形；填充于所述开口、且覆盖于所述介质层上的第二掺杂的第二半导体层。

【技术特征摘要】

【专利技术属性】
技术研发人员：王灼平，陈乐乐，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31