叠堆封装结构的双倍速率同步动态随机存储器DDR制造技术

一种叠堆封装结构的双倍速率同步动态随机存储器DDR，包括两块DDR晶片，各该晶片分别绑定在两块单层双面的基板上、被分别封装成为封装体P1和P2；所述封装体P1的基板的上表面设有与该基板下表面的引脚一一对应地电连接的焊接点，在该焊接点的上部的封装壳体开有通孔；封装体P2叠堆在封装体P1之上，该封装体P1的各焊接点通过预先附着在其上、位于通孔内的焊锡球，与设在封装体P2的基板下表面相应位置的各焊接点上焊锡球焊接为一体；所述封装体P2的焊接点与所述晶片的各绑定脚一一对应地电连接。本实用新型专利技术的有益效果是：采用本封装结构可以用低价格的低容量的晶片制造出高价格的高容量的DDR封装体元器件，使高容量的DDR元器件的成本下降；也可以用最新的高容量的晶片制造更大容量、更经济的DDR元器件。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及半导体器件，尤其涉及以PCB作为封装基板的闪存 flash集成电路。
技术介绍
现有技术的双倍速率同步动态随机存储器(Double Data Rate Synchronous Dynamic Random Access Memory ,严格地说 DDR 应该口L] DDR SDRAM，人们习惯称为DDR)的封装结构，是用一块晶片置于BT树脂(Bismaleimide-triazine resin，双马来酰亚胺-三嗪树脂)基材的单层双面基板上，通过金属连线将半导体晶片邦定(bonding) 在该基板上；再用封装材料，如环氧树脂组合封装料模制密封为一个封装体，该封装体的下部分布着用于和PCB (印刷电路板，!tinted circuit board的缩写)连接的带焊锡球的引脚。由于每一块晶片的容量是限定的，要增大容量，须采用更大容量的晶片进行封装， 例如，如要实现256MB的存储器，就要采用一块256MB的晶片进行封装；我们知道，小容量的晶片比大容量的晶片价廉很多，而现有技术的封装结构，不能将两块或多块小容量晶片封装为一大容量的存储器。
技术实现思路
本技术要解决的技术问题在于避免上述现有技术的不足之处而设计生产一种叠堆封装结构的双倍速率同步动态随机存储器DDR，采用小容量晶片DDR 制成大容量的双倍速率同步动态随机存储器DDR，且结构简单宜于实施。本技术为解决上述技术问题而提出的技术方案是，设计一种叠堆封装结构的双倍速率同步动态随机存储器DDR，包括两块DDR晶片，各该晶片分别绑定在两块单层双面的基板上、被分别封装成为封装体Pl和P2 ；所述封装体Pl的基板的上表面设有与该基板下表面的引脚一一对应地电连接的焊接点，在该焊接点的上部的封装壳体开有通孔；封装体P2叠堆在封装体Pl之上，该封装体Pl的各焊接点通过预先注入其通孔内的焊锡球、与设在封装体P2的基板下表面相应位置的各焊接点焊接为一体；所述封装体P2的焊接点与所述晶片的各绑定脚一一对应地电连接。所述各焊接点相对应地分布在各自基板外沿边上，并对称分布。所述封装体Pl的上表面的封装壳体中部有一凹台，其大小恰好令所述封装体P2 下部的凸台置于其内，使用封装体P1与P2紧密接触。所述引脚是BAG封装的球形引脚，且格栅阵列分布在基板下表面中部。同现有技术相比，本技术的有益效果是因半导体晶片不断的更新换代，新的高容量的晶片出来后，意味着低容量晶片的价格大幅下降，采用本封装结构可以用低价格的低容量的晶片制造出高价格的高容量的DDR封装体元器件，使高容量的DDR元器件的成本下降；也可以用最新的高容量的晶片制造更大容量、更经济的DDR元器件。附图说明图1是本技术叠堆封装结构的双倍速率同步动态随机存储器DDR 优选实施例的主视剖视结构示意图；图2是所述优选实施例的封装体Pl的主视剖视结构示意图；图3是所述优选实施例的封装体Pl的轴测投影图；图4是所述优选实施例的封装体P2的主视剖视结构示意图；图5是所述优选实施例的封装体P2的轴测投影图。具体实施方式下面，结合附图所示之优选实施例进一步阐述本技术。参见图1至5，本技术之优选实施例是，设计、制造一种叠堆封装结构的双倍速率同步动态随机存储器DDR，包括两块DDR晶片2、2’，各该晶片2、2’分别绑定在两块单层双面的基板1、1’上，并被分别封装成为封装体Pl和P2 ；所述封装体Pl的基板1的上表面设有与该基板1下表面的引脚6 —一对应地电连接的焊接点4，在该焊接点4的上部的封装壳体5开有通孔51 ；封装体P2叠堆在封装体Pl之上，该封装体Pl的各焊接点4通过预先附着在其上的焊锡球42、与设在封装体P2的基板1’下表面相应位置的各焊接点4’焊接为一体；所述封装体P2的焊接点4’与所述晶片2’的各绑定脚一一对应地电连接。所述各焊接点4、4’相对应地分布在各自基板1、1’外沿边上，并对称分布。所述封装体Pl上表面的封装壳体5中部有一凹台53，其大小恰好令所述封装体 P2下部的凸台31’置于其内。所述引脚6是BAG封装的球形引脚，且格栅阵列分布在基板 1下表面中部。本实施例的生产流程是，分别封装Pl和P2，其中Pl的制造流程大致是1.用BT基材制成单层双面的基板1 ；2.用金属连线3将半导体晶片2邦定(bonding)在基板1上；3.在基板1上表面的焊接点4上附着用于和P2焊接的焊锡球42 ；4.采用环氧树脂模制化合物将半导体晶片2、金属连线3和基板1密封成形；5.用定深激光机在封装壳体5上加工通孔51，使得焊锡球42露出。P2的制造大致如下1.用BT基材制成单层双面的基板1 ’ ；2.用金属连线3将半导体晶片2，邦定(bonding)于所述基板1，上；3.采用环氧树脂模制化合物将半导体晶片2’、金属连线3’和基板1’密封成形；4.在基板1’下表面的焊接点4’上附着用于和Pl焊接的焊锡球42’。将前述加工好的封装体Pl和P2用SMT (表面贴装技术，Surface Mounted Technology的缩写)将其焊接在一起，组成一个更大容量的DDR器件。上述过程为本技术优选实现过程，本领域的技术人员在本技术基本上进行的通常变化和替代包含在本技术的保护范围之内。权利要求1.一种叠堆封装结构的双倍速率同步动态随机存储器DDR，其特征在于包括两块DDR晶片(2、2’)，各该晶片(2、2’)分别绑定在两块单层双面的基板(1、1’ ) 上、被分别封装成为封装体Pl和P2 ；所述封装体Pl的基板(1)的上表面设有与该基板(1) 下表面的引脚(6)—一对应地电连接的焊接点(4)，在该焊接点(4)的上部的封装壳体(5) 开有通孔(51)；封装体P2叠堆在封装体Pl之上，该封装体Pl的各焊接点(4)通过预先附着在其上、位于通孔(51)内的焊锡球(52)，与设在封装体P2的基板(1’)下表面相应位置的各焊接点(4’ )上焊锡球(42’ )焊接为一体；所述封装体P2的焊接点(4’ )与所述晶片(2’ ) 的各绑定脚一一对应地电连接。2.按照权利要求1所述的叠堆封装结构的双倍速率同步动态随机存储器DDR，其特征在于所述封装体Pl的上表面的封装壳体(5)中部有一凹台(53)，其大小恰好令所述封装体P2下部的凸台(31’)置于其内。3.按照权利要求1所述的叠堆封装结构的双倍速率同步动态随机存储器DDR，其特征在于所述引脚(6)是BAG封装的球形引脚，且格栅阵列分布在基板(1)下表面中部。4.按照权利要求1所述的叠堆封装结构的双倍速率同步动态随机存储器DDR，其特征在于所述各焊接点(4、4’ )相对应地分布在各自基板(1、1’)外沿边上，并对称分布。专利摘要一种叠堆封装结构的双倍速率同步动态随机存储器DDR，包括两块DDR晶片，各该晶片分别绑定在两块单层双面的基板上、被分别封装成为封装体P1和P2；所述封装体P1的基板的上表面设有与该基板下表面的引脚一一对应地电连接的焊接点，在该焊接点的上部的封装壳体开有通孔；封装体P2叠堆在封装体P1之上，该封装体P1的各焊接点通过预先附着在其上、位于通孔内的焊锡球，与设在封装体P2的基板下表面相应位置的各焊接点上焊锡球焊接为一体；所述封装体P2的焊接点与所述晶片本文档来自技高网...

【技术保护点】
１．一种叠堆封装结构的双倍速率同步动态随机存储器ＤＤＲ，其特征在于：包括两块ＤＤＲ晶片（２、２’），各该晶片（２、２’）分别绑定在两块单层双面的基板（１、１’）上、被分别封装成为封装体Ｐ１和Ｐ２；所述封装体Ｐ１的基板（１）的上表面设有与该基板（１）下表面的引脚（６）一一对应地电连接的焊接点（４），在该焊接点（４）的上部的封装壳体（５）开有通孔（５１）；封装体Ｐ２叠堆在封装体Ｐ１之上，该封装体Ｐ１的各焊接点（４）通过预先附着在其上、位于通孔（５１）内的焊锡球（５２），与设在封装体Ｐ２的基板（１’）下表面相应位置的各焊接点（４’）上焊锡球（４２’）焊接为一体；所述封装体Ｐ２的焊接点（４’）与所述晶片（２’）的各绑定脚一一对应地电连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：王树锋，刘纪文，
申请(专利权)人：深圳市晶凯电子技术有限公司，
类型：实用新型
国别省市：94