一种带杂质分凝的复合源MOS晶体管及其制备方法技术

本发明专利技术提供了一种结合杂质分凝肖特基和带带隧穿的复合源MOS晶体管及其制备方法，该复合源MOS晶体管包括一个控制栅电极层、一个栅介质层、一个半导体衬底、一个高掺杂源区和一个高掺杂漏区，控制栅的一端向高掺杂源区延展成T型，延展出来的栅区为延展栅，原控制栅区为主栅，高掺杂源区由半导体高掺杂形成，位于延展栅的沿有源区宽度方向的两侧，在高掺杂源区远离沟道方向的一侧连接一个带杂质分凝的肖特基源区。本发明专利技术与现有的MOSFET相比，在同样的工艺条件，同样的有源区尺寸下可以得到更高的导通电流、更低的泄漏电流以及更陡直的亚阈值斜率。

【技术实现步骤摘要】

本专利技术属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领 域，具体涉及一种结合杂质分凝肖特基(Dopant-kgregated Schottky)和带带隧穿 (Band-to-BandTunneling)的复合源MOS晶体管及其制备方法。
技术介绍
随着金属-氧化物-硅场效应晶体管(MOSFET)的特征尺寸进入到纳米尺度，器 件的短沟道效应等负面影响也愈加严重。漏致势垒降低(DIBL)等效应使得器件关态漏 泄电流不断增大，伴随着器件阈值电压降低，增大了集成电路的静态功耗。不仅如此，传 统MOSFET器件的亚阈值斜率由于受到KT/q的理论限制而无法随着器件尺寸的缩小而同 步减小，亚阈值漏泄电流也在随着阈值电压的降低成指数关系升高。为了克服纳米尺度下 MOSFET面临的越来越多的挑战，新型器件结构和工艺制备方法已经成为小尺寸器件下大家 关注的焦点。早在20世纪60年代末，由I^pselter和Sze就提出了肖特基势垒MOS场效应晶 体管(Schottky Barrier M0SFET)结构。将源漏利用金属或硅化物来代替传统的掺杂，利 用源端的载流子的直接隧穿势垒来实现导通，肖特基势垒MOSFET大大降低了器件的源漏 寄生电阻，实现了源漏超浅结，改善了晶体管的短沟性能，并且工艺制备过程简单。然而界 面势垒钉扎、材料功函数等因素使得肖特基势垒较高，驱动电流小和关态电流大成了传统 肖特基势垒MOSFET器件的固有缺点。利用杂质分凝技术能在金属半导体表面形成一个高 掺杂的超浅结，是最有效最有发展前途的调节势垒的办法。这种方法最先由R. L. Thornton 在20世纪80年代初提出，利用杂质在固体-固体界面上的分凝作用，使得界面处的势垒能 带弯曲程度加强，等效势垒降低，大大提高了载流子隧穿几率，提高了开态电流，同时使得 泄漏路径上的势垒高度变大，降低了漏电流。而针对MOSFET亚阈值斜率存在60mv/deC的理论极限的问题，近些年来研究者们 提出了一种可能的解决方案，就是采用隧穿场效应晶体管(TFET)。TFET利用栅极控制反向 偏置的P-I-N结的带带隧穿实现导通，且漏电流非常小。TFET具有低漏电流、低亚阈值斜 率、低工作电压和低功耗等诸多优异特性，但由于受源结隧穿几率和隧穿面积的限制，TFET 面临着低开态电流的问题。专利(CN 101719517A)提出了一种肖特基隧穿晶体管，它利用 肖特基结在源漏的使用解决了 TFET器件的源漏自对准问题，但它仍然面临开态电流小的 难题。如何在保证器件具有较低亚阈值斜率和泄漏电流的基础上又能提高器件的开态电 流，成了目前研究者们研究的热点。
技术实现思路
本专利技术的目的在于一种结合杂质分凝肖特基结和带带隧穿机制的复合源MOS晶 体管及其制备方法。在与现有的CMOS工艺相兼容和与MOSFET有相同的有源区面积的条件 下，该结构能在保证器件具有较低亚阈值斜率和泄漏电流的基础上又能显著地提升器件的导通电流，且具有较小的寄生电阻，适合于低功耗应用。本专利技术的技术方案如下—种带杂质分凝的复合源MOS晶体管，其特征在于，包括一个控制栅电极层、一个 栅介质层、一个半导体衬底、一个高掺杂源区和一个高掺杂漏区，在高掺杂源区远离沟道方 向的一侧连接一个带杂质分凝的肖特基源区，控制栅的一端向高掺杂源区延展成T型，延 展出来的栅区为延展栅，原控制栅区为主栅，在延展栅覆盖下的有源区同样是沟道区，材料 为衬底材料，所述高掺杂源区由半导体高掺杂形成，位于延展栅的沿有源区宽度方向的两 侧，所述带杂质分凝的肖特基源区由注入了杂质的金属硅化物形成，带杂质分凝的肖特基 源区和延展栅下的界面处形成一个高掺杂的超浅结。所述高掺杂漏区由半导体高掺杂形 成，且掺杂类型与高掺杂源区相反，位于控制栅未延展的一侧。所述延展栅的宽度必须小于源区有源区的注入宽度，以保证源区半包围延展栅， 保证大的隧穿面积。且延展栅的宽度也可以适当减小，使得延展栅极两侧源结的内建势可 以耗尽延展栅以下的沟道区，这样可以减小器件静态漏泄电流(根据沟道以及源区掺杂浓 度的不同，这个值取l_2um之间)。所述延展栅的长度占有源区长度的1/10-5/10，具体长度视需要电流的提升量而 定，但不超过源端有源区的边缘。主栅与高掺杂漏区之间可以留有0. 5-2um的余量，以抑制该结构的双极导通特 性，使得主栅区失去控制力，以得到更好的亚阈值斜率。所述的带杂质分凝的肖特基源区采取Post-SiliCide技术，即先形成硅化物然后 向硅化物中注入杂质，对于η型器件，注入杂质为磷，对于ρ型器件，注入杂质为硼，注入剂 量在5el4-5el5之间。上述结合杂质分凝肖特基结和带带隧穿的复合源MOS晶体管的制备方法，包括以 下步骤(1)在半导体衬底上通过浅槽隔离定义有源区；(2)生长栅介质层；(3)淀积栅电极层，接着光刻和刻蚀栅电极层形成主栅和延展栅图形；(4)光刻源掺杂区，以光刻胶及栅为掩膜，离子注入形成高掺杂源区，然后去胶；(5)光刻漏掺杂区，以光刻胶及栅为掩膜，离子注入形成高掺杂漏区，然后去胶，快 速高温热退火激活掺杂杂质；(6)光刻源金属区，溅射一层金属，经过低温退火形成金属与半导体的化合物，接 着去除未反应的金属，形成肖特基源区，再带胶离子注入杂质，经过低温长时间退火工艺 (退火温度由杂质激活温度确定)后形成带杂质分凝的肖特基源区；(7)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可 制得所述的MOS晶体管。上述的制备方法中，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAS或 其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体 上的锗(GOD。上述的制备方法中，所述步骤O)中的栅介质层材料选自二氧化硅、二氧化铪、氮 化铪等。上述的制备方法中，所述步骤O)中的生长栅介质层的方法选自下列方法之一 常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。上述的制备方法中，所述步骤(3)中的栅电极层材料选自掺杂多晶硅、金属钴，镍 以及其他金属或金属硅化物。上述的制备方法中，所述步骤(6)中的金属材料选自Pt、Er、Co、Ni以及其他可与 衬底半导体材料通过退火形成化合物的金属。本专利技术的优点和积极效果一、该结构利用T型栅极能更有效地控制沟道表面电势，使得沟道表面能带导带 降低或者价带上升来增强源结电场强度，促使带带隧穿发生并产生导通电流，突破了传统 MOSFET亚阈值斜率的极限。二、该结构充分利用了延展栅的三条边，三边分别利用带带隧穿和杂质分凝肖特 基结隧穿机制实现导通；通过对延展栅边长度的调控，实现了大的隧穿面积，提高了器件导 通电流，同时改善器件亚阈值斜率。三、肖特基源区的引入降低了器件的寄生电阻，且通过杂质分凝的引入大大降低 了导通界面处的势垒，进一步提高了器件的导通电流，对肖特基结的特性有明显改善。四、制作该结构器件的工艺方法与传统的MOSFET制备工艺保持完全兼容。简而言之，该结构器件采用复合源结构，结合了带杂质分凝的肖特基结和带带隧 穿，提高了器件性能且制备方法简单。与现有的MOSFET相比，在同样的工艺条件，同样的有 源区尺寸下可以得到更高的导本文档来自技高网...

【技术保护点】
１．一种复合源ＭＯＳ晶体管，其特征在于，包括一个控制栅电极层、一个栅介质层、一个半导体衬底、一个高掺杂源区和一个高掺杂漏区，控制栅的一端向高掺杂源区延展成Ｔ型，延展出来的栅区为延展栅，原控制栅区为主栅，在延展栅覆盖下的有源区同样是沟道区，材料为衬底材料，所述高掺杂源区由半导体高掺杂形成，位于延展栅的沿有源区宽度方向的两侧，在高掺杂源区远离沟道方向的一侧连接一个肖特基源区，所述肖特基源区在与高掺杂源区的界面处分凝出杂质，所述肖特基源区和延展栅下的界面处形成一个高掺杂的超浅结，所述高掺杂漏区由半导体高掺杂形成，且掺杂类型与高掺杂源区相反，位于控制栅未延展的一侧。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄芊芊，詹瞻，黄如，王阳元，
申请(专利权)人：北京大学，
类型：发明
国别省市：11