刚挠性电路板及其制造方法技术

本发明专利技术提供一种刚挠性电路板以及其制造方法，刚挠性电路板(100)具有：挠性电路板(130)；第一绝缘层(20a)，配置于挠性电路板的侧方；第二绝缘层(10a)，层叠在挠性电路板的端部以及第一绝缘层的第一面侧；第三绝缘层(30a)，层叠在挠性电路板的端部以及第一绝缘层的第二面侧；第一导体(21)，将导电性糊剂填充到贯穿第一绝缘层(20a)的第一孔(21a)内而构成；第二导体(13)，将导体填充到贯穿第二绝缘层的第二孔(13a)内而构成；以及第三导体(33)，将导体填充到贯穿第三绝缘层的第三孔(33a)内而构成。并且，第一导体、第二导体以及第三导体被配置在同轴线(L1、L2)上，相互导通。

【技术实现步骤摘要】

本专利技术涉及一种具有相互连接的挠性部和刚性部的刚挠性电路板以及其制造方法。
技术介绍
在专利文献1中公开了一种刚挠性电路板，该刚挠性电路板的挠性部的表面和背 面的布线图案通过形成于通孔内的导体而相连接。在专利文献2中公开了一种可弯曲的多层印刷电路板。通过重叠绝缘基板、预浸 料(prepreg)、铜箔来制造该多层印刷电路板。预浸料是将液状树脂浸渍到芳族聚酰胺无纺 布而得到的。在专利文献3中公开的布线板的芯部具有两个电路基板隔着粘接材料而成的结 构。粘接材料具有填充有导电性糊剂的贯穿孔。在专利文献4中公开的布线板的芯部具有层叠两个以上的基板而成的结构，该两 个以上的基板具有填充有导电性糊剂的贯穿孔。专利文献1 日本国专利第4021472号公报专利文献2 日本国专利申请公开平10-200258号公报专利文献3 日本国专利申请公开平7-147464号公报专利文献4 日本国专利申请公开平7-263828号公报在专利文献1中公开的刚挠性电路板中，刚性部的表面和背面的布线图案通过形 成于通孔内的导体相连接。在这种结构中通过通孔进行层间连接。因而，在连接多个层间 的情况下，占有连接所不需要的空间，因此认为不利于形成高密度布线。在专利文献2中公开的多层印刷电路板中，整层由将树脂浸渍到芳族聚酰胺无纺 布中而得到的绝缘层构成。因此，认为挠性部不容易弯曲。在专利文献3中记载的布线板的结构没有考虑布线空间。具体地说，形成于各层 的孔内的导体(层间连接导体等)没有形成叠层(stack)结构，因此认为布线空间被压缩 而不利于形成高密度布线。另一方面，在专利文献4中记载的布线板在整层的孔内填充有导电性糊剂，因此 认为导通电阻变高。
技术实现思路
本专利技术是鉴于这种情形而完成的，目的在于提供一种具有良好的电特性的刚挠性 电路板以及用于容易地制造该刚挠性电路板的制造方法。本专利技术的第一技术方案所涉及的刚挠性电路板将表面和背面中的一面设为第一 面、另一面设为第二面，其特征在于，具有挠性电路板；第一绝缘层，其配置在上述挠性电 路板的侧方；第二绝缘层，其层叠在上述挠性电路板的端部以及上述第一绝缘层的、上述第 一面侧上；第三绝缘层，其层叠在上述挠性电路板的端部以及上述第一绝缘层的、上述第二面侧上；第一导体，其是将导电性糊剂填充到贯穿上述第一绝缘层的第一孔内而构成 ’第 二导体，其是将导体填充到贯穿上述第二绝缘层的第二孔内而构成；以及第三导体，其是将 导体填充到贯穿上述第三绝缘层的第三孔内而构成，其中，上述第一导体、上述第二导体 以及上述第三导体被配置在同轴线上，相互导通。本专利技术的第二技术方案所涉及的刚挠性电路板的制造方法包括以下工序准备挠 性电路板；准备第一绝缘层，该第一绝缘层具有将导电性糊剂填充到贯穿孔内而构成的第 一导体；准备第二绝缘层，该第二绝缘层具有将镀层填充到贯穿孔内而构成的第二导体; 准备第三绝缘层，该第三绝缘层具有将镀层填充到贯穿孔内而构成的第三导体；以上述第 一导体、上述第二导体以及上述第三导体被配置在同轴线上的方式，利用上述第二绝缘层 与上述第三绝缘层来夹持上述第一绝缘层和上述挠性电路板的端部而形成层叠体；以及对 上述层叠体进行加压和加热，使上述第一导体、上述第二导体以及上述第三导体相互导通。此外，“准备”除了包括购买材料、部件来自己制造以外还包括购买成品来使用等。另外，“加压和加热”可以同时进行，也可以分开进行。根据本专利技术，能够提供一种具有良好的电特性的刚挠性电路板以及用于容易地制 造该刚挠性电路板的制造方法。附图说明图1是本专利技术的实施方式1所涉及的刚挠性电路板的剖视图。图2A是表示填充叠层的第一配置的俯视图。图2B是表示填充叠层的第二配置的俯视图。图3是挠性电路板的剖视图。图4是放大表示图1中的一部分区域的剖视图。图5是用于说明填充叠层的尺寸、形状的俯视图。图6是表示本专利技术的实施方式1所涉及的刚挠性电路板的制造方法的流程图。图7A是用于说明第二基板的制造方法的第一工序的图。图7B是用于说明图7A的工序之后的第二工序的图。图7C是用于说明图7B的工序之后的第三工序的图。图8是用于说明图7C的工序之后的第四工序的图。图9A是用于说明第一基板的中间基板以及第三基板的中间基板的制造方法的第 一工序的图。图9B是用于说明图9A的工序之后的第二工序的图。图9C是用于说明图9B的工序之后的第三工序的图。图IOA是表示第一基板的中间基板的制造方法的图。图IOB是表示第三基板的中间基板的制造方法的图。图IlA是用于说明刚挠性电路板的制造方法的第一工序的图。图IlB是用于说明图IlA的工序之后的第二工序的图。图IlC是用于说明图IlB的工序之后的第三工序的图。图IlD是用于说明图IlC的工序之后的第四工序的图。图IlE是用于说明图IlD的工序之后的第五工序的图。图12是用于说明形成层叠体(芯部)的第一工序的图。图13是用于说明图12的工序之后的第二工序的图。图14是用于说明图13的工序之后的第三工序的图。图15是用于说明图14的工序之后的第四工序的图。图16是用于说明图15的工序之后的第五工序的图。图17是用于说明图16的工序之后的第六工序的图。图18是用于说明图17的工序之后的第七工序的图。图19是用于说明形成层叠体(芯部)的积层的第一工序的图。图20是用于说明图19的工序之后的第二工序的图。图21是用于说明图20的工序之后的第三工序的图。图22是用于说明图21的工序之后的第四工序的图。图23是用于说明图22的工序之后的第五工序的图。图M是用于说明图23的工序之后的第六工序的图。图25是用于说明图M的工序之后的第七工序的图。图沈是用于说明图25的工序之后的第八工序的图。图27是用于说明形成挠性部的工序的图。图观是本专利技术的实施方式2所涉及的刚挠性电路板的剖视图。图四是表示本专利技术的实施方式2所涉及的刚挠性电路板的制造方法的流程图。图30A是用于说明准备第二基板、第四基板以及第五基板的工序的图。图30B是用于说明准备第一基板和第三基板的工序的图。图30C是用于说明准备挠性电路板的工序的图。图31是用于说明形成层叠体(芯部)的工序的图。图32A是表示变更填充叠层的配置的第一其它例的图。图32B是表示变更填充叠层的配置的第二其它例的图。图33A是表示变更填充叠层的数量的第一其它例的图。图3 是表示变更填充叠层的数量的第二其它例的图。图33C是表示变更填充叠层的数量的第三其它例的图。图34A是表示层间连接的填充导体与挠性电路板的连接导体进行电绝缘的示例 的剖视图。图34B是表示层间连接的填充导体与挠性电路板的连接导体通过中继导体进行 电连接的示例的剖视图。图35是表示没有配置成同心圆状的全栈结构的剖视图。图36是表示不是全栈结构的布线板的剖视图。图37是表示变更填充叠层的尺寸的其它例的俯视图。图38A是表示填充导体等的横截面的形状的第一其它例的图。图38B是表示填充导体等的横截面的形状的第二其它例的图。图38C是表示填充导体等的横截面的形状的第三其它例的图。图39是对填充导体以及其连接盘的不相似的图形进行组合的示例的图。图40是表示填充导体等的纵截面的形状的第一其它例的图。图41是表示填充导体等的纵截面的形状的第二其它例的图。图42是表示刚性部具本文档来自技高网...

【技术保护点】
１．一种刚挠性电路板，将表面和背面中的一面设为第一面、另一面设为第二面，其特征在于，具有：挠性电路板；第一绝缘层，其配置于上述挠性电路板的侧方；第二绝缘层，其层叠在上述挠性电路板的端部以及上述第一绝缘层的、上述第一面侧上；第三绝缘层，其层叠在上述挠性电路板的端部以及上述第一绝缘层的、上述第二面侧上；第一导体，其是将导电性糊剂填充到贯穿上述第一绝缘层的第一孔内而构成；第二导体，其是将导体填充到贯穿上述第二绝缘层的第二孔内而构成；以及第三导体，其是将导体填充到贯穿上述第三绝缘层的第三孔内而构成，其中，上述第一导体、上述第二导体以及上述第三导体被配置在同轴线上，相互导通。

【技术特征摘要】
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【专利技术属性】
技术研发人员：长沼伸幸，高桥通昌，青山雅一，
申请(专利权)人：揖斐电株式会社，
类型：发明
国别省市：JP