轻掺杂漏形成方法及形成轻掺杂漏时应用的掩膜技术

一种轻掺杂漏形成方法，包括：在半导体基底上形成栅氧化层和栅极；在形成栅极后的半导体基底上形成掩膜，所述掩膜覆盖所述栅极及部分所述半导体基底，暴露出所述轻掺杂漏区域所在表面；进行离子注入，形成所述轻掺杂漏，本发明专利技术还提供一种形成轻掺杂漏时应用的掩膜，所述掩膜覆盖部分半导体基底以及栅极，仅暴露出用于形成轻掺杂漏的区域，所述栅极位于栅氧化层上，所述栅氧化层位于半导体基底上。所述掩膜以及轻掺杂漏形成方法可避免离子注入工艺中掺杂粒子穿透栅极或者栅极和栅氧化层的现象发生。

【技术实现步骤摘要】

本专利技术涉及集成电路制造
，特别涉及一种轻掺杂漏形成方法及形成轻掺 杂漏时应用的掩膜。
技术介绍
轻掺杂漏(Lightly Doped Drain, LDD)用于定义MOS器件的源漏扩展区。LDD杂 质位于栅极下方紧贴沟道区边缘，为源漏区提供杂质浓度梯度。通常应用离子注入方法形成所述轻掺杂漏。离子注入是将改变导电率的掺杂材料 引入半导体衬底的标准技术。在离子注入系统中，所需要的掺杂材料在离子源中被离子化， 离子被加速成具有规定能量的离子束后被引向半导体衬底的表面，离子束中的高能离子得 以渗入半导体材料并且被镶嵌到半导体材料的晶格之中。现有的轻掺杂漏的形成方法是在半导体衬底上形成栅氧化层和栅极之后，在半导 体基底上形成掩膜，所述掩膜暴露出栅极区域和用于形成轻掺杂漏的区域，之后进行掺杂 材料的注入，形成轻掺杂漏。随着半导体器件尺寸的进一步减小，需要LDD离子注入的深度进一步增加，而掺 杂材料的注入深度是由被注入半导体衬底的离子的能量决定的，因此，需要离子注入的能 量进一步增加。不仅如此，热载流子效应得存在也要求增加离子注入的能量。而另一方面，随着器件临界尺寸的减小，为降低栅极损耗，栅极的高度被逐渐减 小，由此，在增大离子注入能量以消除所述热载流子效应时，所述减小的栅极的高度将使得 具有更高能量的掺杂粒子穿透所述栅极，进入栅氧化层或穿透所述栅氧化层而进入导电沟 道，破坏栅氧的完整性，继而不利于对导电沟道内电流的控制，导致器件可靠性的降低，以 及，导致载流子迁移率的降低，继而影响器件电性能。由此，如何抑制掺杂粒子穿透所述栅极进入栅氧化层甚至穿透栅氧化层进入导电 沟道(穿透效应，punch through)，成为本领域技术人员亟待解决的问题。
技术实现思路
本专利技术提供了一种轻掺杂漏形成方法，可减少穿透效应的发生；本专利技术提供了一 种形成轻掺杂漏时应用的掩膜，可减少所述掺杂粒子穿透效应的发生。本专利技术提供的一种轻掺杂漏形成方法，包括在半导体基底上形成栅氧化层和栅极；在形成栅极后的半导体基底上形成掩膜，所述掩膜覆盖所述栅极及部分所述半导 体基底，暴露出所述轻掺杂漏区域所在表面；进行离子注入，形成所述轻掺杂漏。可选的，所述掩膜为光刻胶掩膜。可选的，所述的栅极厚度为120至140埃，可选的，所述的离子注入工艺为P型离 子注入，离子注入能量范围为60kev至90kev，离子注入剂量范围为2E12至1E13，离子注入的角度范围为7至30度。本专利技术提供一种形成轻掺杂漏时应用的掩膜，所述掩膜覆盖部分半导体基底以及 栅极，仅暴露出用于形成轻掺杂漏的区域，所述栅极位于栅氧化层上，所述栅氧化层位于半 导体基底上。所述的轻掺杂漏形成方法以及形成轻掺杂漏时应用的掩膜尤其适用于中压晶体管。可选的，所述掩膜为光刻胶掩膜。可选的，所述的栅极厚度为120至140埃，形成轻掺杂漏的工艺为P型离子注入， 离子注入能量范围为60kev至90kev，离子注入剂量范围为2E12至1E13，离子注入的角度 范围为7至30度。与现有技术相比，本专利技术具有以下优点根据本专利技术提供的方法，在形成所述轻掺杂漏的过程中，在栅极以及半导体基底 上形成掩膜，仅仅暴露出用于形成轻掺杂漏的区域，在后续的离子注入工艺中，栅极被位于 其上的掩膜保护，避免离子注入工艺中的掺杂离子穿透所述栅极进入栅氧化层或者栅氧化 层下的沟道，影响半导体器件性能。根据本专利技术提供的掩膜，覆盖部分半导体基底以及栅极，仅暴露出用于形成轻掺 杂漏的区域，使得在在后续的离子注入工艺中，栅极被位于其上的掩膜保护，即使采用较高 的离子注入能量，也可以避免离子注入工艺中的掺杂离子穿透所述栅极进入栅氧化层或者 栅氧化层下的沟道，影响半导体器件性能。附图说明图1为本专利技术实施例的形成轻掺杂漏的流程示意图；图2为本专利技术实施例的形成栅极后的半导体基底结构示意图；图3为本专利技术实施例的形成掩膜后的半导体基底结构示意图；图4为本专利技术实施例的形成轻掺杂漏后的半导体基底结构示意图；图5为本专利技术实施例的形成轻掺杂漏时应用的掩膜的截面结构示意图；图6为本专利技术实施例的形成轻掺杂漏时应用的掩膜的俯视图。具体实施例方式尽管下面将参照附图对本专利技术进行更详细的描述，其中表示了本专利技术的优选实施 例，应当理解本领域技术人员可以修改在此描述的本专利技术而仍然实现本专利技术的有利效果。 因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本专利技术的 限制。作为本专利技术的第一实施例，应用本专利技术提供的方法形成轻掺杂漏的步骤包括在 半导体基底上形成栅氧化层和栅极；在形成栅极后的半导体基底上形成掩膜，所述掩膜覆盖所述栅极及部分半导体基 底，暴露出所述轻掺杂漏区域所在表面； 进行离子注入，形成所述轻掺杂漏。 图1为说明本专利技术实施例的形成轻掺杂漏的流程示意图，如图1所示，应用本专利技术提供的方法形成所述轻掺杂漏的具体步骤包括步骤101 在半导体基底上形成栅氧化层和栅极；如图2所示，所述半导体基底10为已定义器件有源区并已完成浅沟槽隔离的半导 体衬底。所述半导体基底10表面具有栅氧化层20，所述栅氧化层既是所述栅极30与所述 半导体基底10间的隔离层，又是进行轻掺杂漏形成过程中保护所述半导体基底10不受损 伤的保护层。所述栅氧化层可经由热氧化工艺或者化学气相沉积工艺获得。在所述栅氧化层20上形成栅极30的步骤包括在所述栅氧化层20上沉积多晶硅 层；图案化所述多晶硅层形成栅极20。所述的栅极20的厚度范围例如为120埃至140埃， 优选的例如为130埃。可选的，所述的栅极上还可以形成偏移侧墙(offset spacer)，用于保护所述栅极 并扩大后续工艺的线宽。所述的偏移侧墙的材料例如为氧化硅，氮氧化硅等，可以采用化学 气相沉积工艺形成。步骤102 如图3所示，在形成栅极后的半导体基底上形成掩膜40，所述掩膜40覆 盖所述栅极30及部分半导体基底10，暴露出所述轻掺杂漏区域所在表面；形成所述掩膜40的工艺例如为在所述半导体基底10以及栅极30上形成光刻胶 层，形成所述光刻胶层的工艺例如为旋涂工艺，之后，采用曝光，显影的工艺处理所述光刻 胶层，去除预形成轻掺杂漏区域上的光刻胶，形成所述掩膜。由于所述的掩膜覆盖所述的栅极，起到保护所述栅极的作用，使得在在后续的离 子注入工艺中，栅极被位于其上的掩膜保护，即使采用较高的离子注入能量，也可以避免离 子注入工艺中的掺杂离子穿透所述栅极进入栅氧化层或者栅氧化层下的沟道，影响半导体 器件性能。步骤103 进行离子注入，形成所述轻掺杂漏50。形成所述轻掺杂漏50后的结构 如图4所示。本实施例所述的方法尤其适用于中压晶体管，例如阈值电压在5. 5v左右的中压 晶体管，离子注入的条件例如为P型离子注入，例如为硼离子，离子注入能量范围为60kev 至90kev，优选的例如为75kev，离子注入剂量范围为2E12至1E13，优选的例如为6E12，离 子注入的角度范围为7至30度，优选的例如为30度。本专利技术提供的轻掺杂漏的形成方法适用于所有的晶体管器件，尤其适用于0. 13um 及其以下的半导体制作工艺中的低压器件。如图5所示，本专利技术提供了一种形成轻掺杂漏时应用的掩膜40，所述掩膜40覆盖 部分半导体基底10以及栅极30，仅暴露出用于形本文档来自技高网...

【技术保护点】
１．一种轻掺杂漏形成方法，包括：在半导体基底上形成栅氧化层和栅极；在形成栅极后的半导体基底上形成掩膜，所述掩膜覆盖所述栅极及部分所述半导体基底，暴露出所述轻掺杂漏区域所在表面；进行离子注入，形成所述轻掺杂漏。

【技术特征摘要】

【专利技术属性】
技术研发人员：令海洋，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31